公开(公告)号：CN108987357A

公开(公告)日：2018-12-11

申请号：CN201810239119.2

申请日：2018-03-22

Applicant: 瑞萨电子株式会社

Inventor： 宇佐美达矢

IPC: H01L23/31 ,  H01L23/522 ,  H01L21/60

Abstract: 本发明提供一种半导体装置及其制造方法，其提高具有再配线的半导体装置的可靠性或性能。本发明的半导体装置及其制造方法包含形成于多层配线层中的最上层的配线层的第1焊盘电极(PD1)、形成于第1焊盘电极(PD1)上的第1绝缘膜(IF1)及形成于第1绝缘膜(IF1)上的第1有机绝缘膜(PIQ1)。另外，半导体装置及其制造方法包含形成于第1有机绝缘膜(PIQ1)上且与第1焊盘电极(PD1)连接的阻挡金属膜(BM3)及形成于阻挡金属膜(BM3)上的导电膜(MF1)。在第1有机绝缘膜(PIQ1)的上表面，在第1阻挡金属膜(BM3)与第1有机绝缘膜(PIQ1)之间，形成有由无机材料构成的第2绝缘膜(IF2)。

公开(公告)号：CN103000612B

公开(公告)日：2017-09-22

申请号：CN201210342117.9

申请日：2012-09-14

Applicant: 瑞萨电子株式会社

Inventor： 宇佐美达矢 ,  北岛洋

IPC: H01L23/522 ,  H01L21/768

CPC classification number: H01L21/76885 ,  H01L21/32139 ,  H01L21/7685 ,  H01L21/76897 ,  H01L23/53257 ,  H01L23/53266 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 本发明涉及半导体器件以及制造半导体器件的方法。第一布线设置在半导体衬底上。第一通路设置在第一布线上。此外，第一通路的底表面与第一布线接触。第一绝缘层设置在半导体衬底上并且至少与第一布线的顶表面和第一通路的侧表面接触。第一布线和第一通路的每个侧表面的至少一部分切断各金属晶粒。

公开(公告)号：CN101373742B

公开(公告)日：2011-12-14

申请号：CN200810144560.9

申请日：2008-08-22

Applicant: 瑞萨电子株式会社

Inventor： 宇佐美达矢

IPC: H01L23/00 ,  H01L21/00

CPC classification number: H01L21/76811 ,  H01L21/76808 ,  H01L23/585 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 本发明涉及具有密封环结构的半导体器件及其形成方法。本发明的半导体器件包括密封环结构。该密封环结构包括：第一金属层，包括贯通孔，该贯通孔具有填充有绝缘材料的底部；和第二金属层，形成在第一金属层上。所述第二金属层具有从该第二金属层的底部突出的凸部，并且该凸部被插入到贯通孔的顶部中。

公开(公告)号：CN101924094A

公开(公告)日：2010-12-22

申请号：CN201010166522.0

申请日：2010-04-23

Applicant: 瑞萨电子株式会社

Inventor： 宇佐美达矢

IPC: H01L23/528 ,  H01L23/532 ,  H01L21/768

CPC classification number: H01L21/7682 ,  H01L21/76807 ,  H01L21/76826 ,  H01L21/76829 ,  H01L21/76835 ,  H01L21/76849 ,  H01L23/5222 ,  H01L23/53295 ,  H01L2221/1063 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 本发明涉及半导体器件和制造半导体器件的方法。互连被提供在第一绝缘层中并且互连的上表面比第一绝缘层的上表面高。气隙被布置在互连和第一绝缘层之间。第二绝缘层至少形成在第一绝缘层和气隙的上方。第二绝缘层没有覆盖互连。蚀刻停止膜至少形成在第二绝缘层的上方。蚀刻停止膜被形成在第二绝缘层和互连的上方。第三绝缘层形成在蚀刻停止膜的上方。通孔被提供在第三绝缘层中以被连接至互连。

公开(公告)号：CN115881724A

公开(公告)日：2023-03-31

申请号：CN202211176920.X

申请日：2022-09-26

Applicant: 瑞萨电子株式会社

Inventor： 宇佐美达矢 ,  丸山祥辉 ,  村山友基 ,  石井裕二

IPC: H01L27/088 ,  H01L21/8234

Abstract: 本公开涉及一种半导体器件和制造该器件的方法。一种半导体器件包括：半导体衬底，具有第一主表面和第二主表面；多个层间绝缘膜，在从第二主表面朝向所述第一主表面的厚度方向上层叠并且布置在第一主表面上；顶部布线，布置在多个层间绝缘膜中的顶部层间绝缘膜上，顶部层间绝缘膜设置为在所述厚度方向上距所述第一主表面最远；钝化膜，布置在顶部层间绝缘膜上，以覆盖所述顶部布线。顶部布线包括第一布线部分和第二布线部分，第一布线部分和第二布线部分在平面图中沿第一方向延伸并且在第二方向上彼此相邻，该第二方向与所述第一方向正交。顶部布线的上表面与顶部层间绝缘膜之间在所述厚度方向上的距离被定义为第一距离，第一距离为2.7μm或更大。

公开(公告)号：CN111952281A

公开(公告)日：2020-11-17

申请号：CN202010792984.7

申请日：2013-11-08

Applicant: 瑞萨电子株式会社

Inventor： 宇佐美达矢 ,  三浦幸男 ,  土屋秀昭

IPC: H01L23/532 ,  H01L23/528 ,  H01L23/522 ,  H01L21/768 ,  H01L21/321 ,  H01L21/311 ,  H01L21/3105 ,  H01L21/265 ,  H01L21/263 ,  H01L21/02

Abstract: 本发明涉及半导体器件及其制造方法。半导体器件具有：层间绝缘膜(INS2)；在层间绝缘膜(INS2)内形成的相邻的Cu配线(M1W)；以及与层间绝缘膜(INS2)的表面和Cu配线(M1W)的表面接触、且将层间绝缘膜(INS2)和Cu配线(M1W)覆盖的绝缘性阻挡膜(BR1)。而且，在相邻的Cu配线(M1W)之间，层间绝缘膜(INS2)在其表面具有损伤层(DM1)，在比损伤层(DM1)深的位置具有电场缓和层(ER1)，该电场缓和层(ER1)具有比损伤层(DM1)的氮浓度高的氮浓度。

公开(公告)号：CN103325819B

公开(公告)日：2017-09-08

申请号：CN201310053001.8

申请日：2013-02-19

Applicant: 瑞萨电子株式会社

Inventor： 宇佐美达矢 ,  中村朝至 ,  藤本直树

IPC: H01L29/40 ,  H01L21/283

CPC classification number: H01L24/13 ,  H01L21/563 ,  H01L23/5329 ,  H01L23/53295 ,  H01L24/03 ,  H01L24/05 ,  H01L24/11 ,  H01L24/16 ,  H01L24/32 ,  H01L24/81 ,  H01L24/83 ,  H01L2224/0345 ,  H01L2224/0401 ,  H01L2224/05098 ,  H01L2224/05541 ,  H01L2224/05655 ,  H01L2224/1132 ,  H01L2224/1146 ,  H01L2224/11849 ,  H01L2224/13099 ,  H01L2224/13111 ,  H01L2224/16225 ,  H01L2224/32225 ,  H01L2224/73204 ,  H01L2224/81191 ,  H01L2224/83104 ,  H01L2924/1306 ,  H01L2924/15311 ,  H01L2924/16152 ,  H01L2924/16251 ,  H01L2924/3512 ,  H01L2924/01047 ,  H01L2924/00014 ,  H01L2924/00 ,  H01L2924/00012

Abstract: 本发明提供一种半导体器件，所述半导体器件包括：含有Si、O、C和H的层间绝缘膜；设置在所述层间绝缘膜上的且含有Ni的凸块下金属膜；以及设置在所述凸块下金属膜之上的凸块电极。在所述层间绝缘膜中，波数1270cm‑1附近的Si‑CH3的峰高与波数1030cm‑1附近的Si‑O的峰高的比值为大于等于0.15且小于等于0.27。波数1360cm‑1附近的Si‑CH2‑Si的峰高与波数1270cm‑1附近的Si‑CH3的峰高的比值大于等于0.031，所述比值通过傅里叶变换红外光谱FTIR获得。

公开(公告)号：CN106257676A

公开(公告)日：2016-12-28

申请号：CN201610340793.0

申请日：2016-05-20

Applicant: 瑞萨电子株式会社

Inventor： 宇佐美达矢

IPC: H01L27/12 ,  H01L21/762

CPC classification number: G02B6/13 ,  G02B6/12004 ,  G02B6/122 ,  G02B6/1223 ,  G02B6/132 ,  G02B6/43 ,  G02B2006/12038 ,  G02B2006/12061 ,  G02F1/0121 ,  G02F1/025 ,  G02F2202/104 ,  H01L31/02325 ,  H01L31/02327 ,  H01L31/18 ,  H01L27/1203 ,  H01L21/7624

Abstract: 提供一种半导体装置及其制造方法。从半导体制造装置所具备的静电吸盘不发生问题地使SOI晶片吸附、脱离。半导体装置具备：半导体基板(SUB)，由硅构成；第1绝缘膜(CL)，形成在半导体基板(SUB)的主面上，对基板产生压缩应力；波导(OTL)，形成在第1绝缘膜(CL)上，由硅构成；以及第1层间绝缘膜(ID1)，以覆盖波导(OTL)的方式形成在第1绝缘膜(CL)上。而且，对基板产生拉伸应力的第2绝缘膜(TS)形成在第1层间绝缘膜(ID1)上且从波导(OTL)离开第1绝缘膜(CL)的厚度以上的区域中，通过第2绝缘膜(TS)抵消第1绝缘膜(CL)的压缩应力。

公开(公告)号：CN106024689A

公开(公告)日：2016-10-12

申请号：CN201610034162.6

申请日：2016-01-19

Applicant: 瑞萨电子株式会社

Inventor： 宇佐美达矢 ,  坂本圭司 ,  国嶋浩之

IPC: H01L21/683 ,  H01L27/02 ,  H01L21/027

CPC classification number: G02B6/1347 ,  G02B6/12004 ,  G02B6/122 ,  G02B6/136 ,  G02B2006/12061 ,  G02B2006/121 ,  G02F1/025 ,  H01L23/562 ,  H01L21/6831 ,  H01L21/027 ,  H01L27/02

Abstract: 本发明提供半导体器件及其制造方法，不出现不良情况地使SOI晶片相对于半导体制造装置所具备的静电卡盘吸附、脱离。在构成SOI晶片的绝缘膜(CL)上形成了由半导体层(SL)构成的矩形光波导(PO)、光相位移位器(PS)以及光调制器(PC)后，将在SOI晶片的背面形成的背面绝缘膜去除。在俯视图中不与矩形光波导(PO)、光相位移位器(PS)以及光调制器(PC)重叠的位置，在绝缘膜(CL)上形成自绝缘膜(CL)的上表面起具有第一深度的多个槽(TR)。由此，之后，即使将SOI晶片搭载于半导体制造装置所具备的静电卡盘，也能够使得电荷易于从SOI晶片释放，因此电荷不易蓄积于SOI晶片的背面。

公开(公告)号：CN104919576A

公开(公告)日：2015-09-16

申请号：CN201380011034.4

申请日：2013-11-08

Applicant: 瑞萨电子株式会社

Inventor： 宇佐美达矢 ,  三浦幸男 ,  土屋秀昭

IPC: H01L21/321 ,  H01L21/768

Abstract: 本发明提供一种半导体器件，其具有：层间绝缘膜(INS2)；在层间绝缘膜(INS2)内形成的相邻的Cu配线(M1W)；以及与层间绝缘膜(INS2)的表面和Cu配线(M1W)的表面接触、且将层间绝缘膜(INS2)和Cu配线(M1W)覆盖的绝缘性阻挡膜(BR1)。而且，在相邻的Cu配线(M1W)之间，层间绝缘膜(INS2)在其表面具有损伤层(DM1)，在比损伤层(DM1)深的位置具有电场缓和层(ER1)，该电场缓和层(ER1)具有比损伤层(DM1)的氮浓度高的氮浓度。