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公开(公告)号：KR1020110084692A
公开(公告)日：2011-07-26
申请号：KR1020100004384
申请日：2010-01-18
Applicant: 고려대학교 산학협력단
IPC: H02M3/155
Abstract: PURPOSE: A dual mode DC-DC converter and a control method thereof are provided to increasing a conversion rate between a pulse width modulation and pulse frequency modulation, thereby preventing an outputted voltage of a DC-DC converter to get out of a stable voltage range. CONSTITUTION: An outer reference voltage is applied to a non-inverting pressure terminal of an error amplifier(401). The outer reference voltage is applied in an A-terminal of a second multiplexer(411). A pulse width modulation is comprised of the error amplifier, a first comparator(403), a first RS flip-flop(407), a PID compensator(409), and the second multiplexer. A dual mode DC-DC converter comprises the pulse width modulation, the error amplifier, a pulse frequency modulation, and a selection part.
Abstract translation: 目的：提供双模式DC-DC转换器及其控制方法，以提高脉冲宽度调制和脉冲频率调制之间的转换速率，从而防止DC-DC转换器的输出电压脱离稳定的电压范围 。 构成：将外部参考电压施加到误差放大器（401）的非反相压力端子。 外部参考电压施加在第二多路复用器（411）的A端中。 脉宽调制包括误差放大器，第一比较器（403），第一RS触发器（407），PID补偿器（409）和第二多路复用器。 双模DC-DC转换器包括脉宽调制，误差放大器，脉冲频率调制和选择部分。
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公开(公告)号：KR101038112B1
公开(公告)日：2011-06-01
申请号：KR1020100065878
申请日：2010-07-08
Applicant: 고려대학교 산학협력단
Abstract: 디스플레이 포트의 데이터 전송 속도를 증가시킬 수 있는, 디지털 엔코더 및 디지털 디코더에 관한 기술이 개시된다. 이러한 기술에 따르면, 디스플레이 포트의 디지털 엔코더에 있어서, SR(Scrambler Reset)-코드를 이용하여, 상기 디스플레이 포트의 링크 계층으로부터 전송된 데이터를 스크램블링하는 데이터 스크램블러; 상기 스크램블링된 데이터에 스큐를 삽입하는 인터레인 스큐어; 및 상기 인터레인 스큐어의 출력신호를 엔코딩하는 데이터 엔코더를 포함하며, 상기 데이터 스크램블러, 상기 인터레인 스큐어 및 상기 데이터 엔코더는 파이프 라인 구조인 디스플레이 포트의 디지털 엔코더가 제공된다.
Abstract translation: 公开了一种涉及能够提高显示端口的数据传输速率的数字编码器和数字解码器的技术。 根据该技术，在显示端口的数字编码器中，使用加扰器复位（SR）码从显示端口的链路层发送数据加扰器加扰数据; 隔行扫描，用于将歪斜插入加扰数据; 以及数据编码器，用于编码隔行缩放器的输出信号，其中数据加扰器，交织缩放器和数据编码器是流水线结构。
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公开(公告)号：KR101013920B1
公开(公告)日：2011-02-14
申请号：KR1020080074503
申请日：2008-07-30
Applicant: 고려대학교 산학협력단
Abstract: 본 발명은 주파수 체배 기술을 개시한다. 즉, 불규칙한 지연차를 갖는 다중 지연 클럭을 비교하고, 다중 지연 클럭 간의 지연 미스매치를 자기 보정하여 규칙적이며 일정한 지연 펄스 폭을 형성하는 저지터의 다중 지연 클럭을 생성 및 주파수 체배하는 주파수 체배 시스템 및 그 제어 방법을 구현함으로써, 제어 전압이 리셋될 때 그라운드 값으로 떨어지는 것을 방지하여 오동작의 발생 가능성을 제거됨과 더불어 해당 체배비에 맞게 양상된 깨끗한 체배 클럭을 다수개 생성하고, 이 생성된 체배 클럭을 제공받은 임베디드 시스템 혹은 임베디드 프로세서의 고정밀 성능 향상을 고조시킨다.
지연고정루프, 시간 오차 비교기, 주파수 체배기, 자기 보정-
公开(公告)号：KR100955525B1
公开(公告)日：2010-04-30
申请号：KR1020080024582
申请日：2008-03-17
Applicant: 고려대학교 산학협력단
Abstract: 본 발명은 발진 회로를 이용한 온도 측정 장치 및 방법에 관한 것이다. 상기 온도 측정 장치는 온도에 민감한 제1 발진 회로; 온도에 민감하지 않은 제2 발진 회로; 상기 제1 발진 회로에서 출력되는 제1 주파수 신호 및 상기 제2 발진 회로에서 출력되는 제2 주파수 신호를 선택적으로 통과시키는 먹스; 및 상기 제1 주파수 신호 및 상기 제2 주파수 신호의 주파수 차이를 디지털 코드로 변환하는 주파수/디지털 변환기를 포함한다.
발진 회로, 온도, 먹스, 주파수/디지털 변환기, 업다운 카운터-
公开(公告)号：KR1020100009067A
公开(公告)日：2010-01-27
申请号：KR1020080069755
申请日：2008-07-17
Applicant: 고려대학교 산학협력단
IPC: H03K23/00
CPC classification number: H03K5/00006 , H03K5/135 , H03L7/0812
Abstract: PURPOSE: A delay lock loop based frequency multiple system and a multiplying method thereof are provided to delete an unnecessary pulse at a constant cycle of an input clock using a harmonic lock prevention block. CONSTITUTION: A harmonic lock prevention block(100) compares a pulse signal of an input clock with a constant cycle of a reference clock. A delay lock loop(200) controls the phase difference between the input clock and the reference clock using a force control signal. The delay lock loop generates a multiple control clock by changing an up signal or down signal to a control voltage. A frequency multiplier(300) generates a multiple clock by multiplying the multiple control clock. A dual loop(400) positions the pulse signal existing in the constant cycle of the multiple clock at the constant cycle of the reference clock. A dithering unit(500) removes the internal noise from the multiple clock by switching the multiple clock before the change and the multiple clock after the change.
Abstract translation: 目的：提供一种基于延迟锁定环的频率多重系统及其乘法方法，以使用谐波锁定阻止块在输入时钟的恒定周期中删除不必要的脉冲。 构成：谐波锁定防止块（100）将输入时钟的脉冲信号与参考时钟的恒定周期进行比较。 延迟锁定环（200）使用力控制信号来控制输入时钟和参考时钟之间的相位差。 延迟锁定环通过将上升信号或下降信号改变为控制电压来产生多个控制时钟。 倍频器（300）通过乘以多个控制时钟来产生多个时钟。 双回路（400）将以多个时钟的恒定周期存在的脉冲信号定位在参考时钟的恒定周期。 抖动单元（500）通过在变化之前切换多个时钟并在更改之后切换多个时钟来从多个时钟消除内部噪声。
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Patent Agency Ranking
公开(公告)号：KR100905444B1
公开(公告)日：2009-07-02
申请号：KR1020070073813
申请日：2007-07-24
Applicant: 고려대학교 산학협력단
IPC: H03L7/08
Abstract: 본 발명은 수동 소자 없이 넓은 주파수 범위에서 항상 같은 대역비를 가지는 광대역 위상 고정 루프 장치에 관한 것으로, 이를 위하여 루프필터를 능동소자로 구성하고, 내부 전압 제어 발진기 출력과 외부 기준 클럭을 근거로 자동적으로 내부 전압제어 발진기의 이득 모드를 조절할 수 있도록 하는 수단을 부가함으로써, 별도의 외부 제어 신호 없이도 입력되는 외부 기준 클럭에 따라 일정한 대역비를 가지면서 넓은 동작 주파수 범위를 가질 수 있는 효과가 있다.
커스 코드, PLL, 동기화, 위상 동기, 루프 필터-
公开(公告)号：KR100897381B1
公开(公告)日：2009-05-14
申请号：KR1020070070629
申请日：2007-07-13
Applicant: 고려대학교 산학협력단
IPC: H03K5/01
Abstract: 본 발명은 입력신호 듀티비에 무관한 클록 발생장치에 관한 것이다. 상기 클록 발생장치는 입력 클록 신호를 지연시켜 복수개의 다른 위상을 갖는 클록신호들을 발생시키는 다중 위상 클록 발생장치; 상기 입력 클록 신호와 상기 지연된 복수개의 다른 위상을 갖는 클록신호들을 입력받아 비교하는 1-to-0 천이 검출기; 상기 1-to-0 천이 검출기의 공급 전압 잡음에 대한 영향을 제거하는 공급 전압 잡음 여과기; 상기 지연된 복수개의 다른 위상을 갖는 클록신호들 중 상기 입력 클록 신호와 소정의 위상차만큼 위상이 지연된 상기 복수개의 다른 위상을 갖는 클록 신호들을 검출하는 선택 신호 발생기; 상기 지연된 복수개의 다른 위상을 갖는 클록신호들을 선택적으로 통과시키는 멀티플렉서; 및 상기 멀티플레서에서 선택적으로 통과된 신호에 의해서 상기 검출한 클록 신호들의 위상차를 보상하는 위상 보간기를 포함한다.
클록 발생장치, 다중 위상 클록 발생장치, 듀티비-
公开(公告)号：KR1020080096969A
公开(公告)日：2008-11-04
申请号：KR1020070041956
申请日：2007-04-30
Applicant: 고려대학교 산학협력단
IPC: H03L7/06
CPC classification number: H03K5/00006 , H03K5/1534 , H03L7/0814 , H03L7/0891 , H03L7/095
Abstract: An apparatus and a method for delay locked loop based frequency multiplication solves a harmonic locking problem by using a lock controller without giving a specific signal of a control voltage in an initial operation. A voltage controlled delay line has N delay stages. A delay locked loop(110) locks the last clock signal(Bn) passing through the voltage controlled delay line(111) in the reference clock signal passing through the buffer edge(113) and generates N+1 differential clock signals(B0-Bn) distributed equally as much as the number N of the delay units from the reference clock signal in the locking state, and passes the differential clock signals through the buffer unit. An AND circuit(120) generates an output pulse from differential clock signals passing through the buffer unit which is the output signal of the delay locked loop. An edge combiner(140) synthesizes output pulses and generates the output clock with multiplied frequency.
Abstract translation: 用于基于延迟锁相环的倍频的装置和方法通过使用锁定控制器在初始操作中不给出控制电压的特定信号来解决谐波锁定问题。 电压控制延迟线具有N个延迟级。 延迟锁定环（110）锁定通过经过缓冲器边沿（113）的参考时钟信号中通过压控延迟线（111）的最后时钟信号（Bn），并产生N + 1个差分时钟信号（B0-Bn ）在锁定状态下从参考时钟信号分配等于延迟单元的数量N，并且通过缓冲器单元传递差分时钟信号。 AND电路（120）从通过作为延迟锁定环路的输出信号的缓冲单元的差分时钟信号产生输出脉冲。 边缘组合器（140）合成输出脉冲并以倍频产生输出时钟。
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公开(公告)号：KR1020080090275A
公开(公告)日：2008-10-08
申请号：KR1020080024582
申请日：2008-03-17
Applicant: 고려대학교 산학협력단
CPC classification number: G01K7/245 , G01K7/32 , G01K15/005 , G01K2215/00
Abstract: A temperature measuring apparatus and method using oscillators are provided to reduce power consumption by applying a power saving operation mode to operate the oscillation circuit when needed only. An apparatus for measuring temperature comprises a first oscillation circuit(201), a second oscillation circuit(203), a MUX(205), and a frequency to digital converter(207). The MUX selectively passes a first frequency signal output from the first oscillation circuit and a second frequency signal output from a second frequency signal. The frequency to digital converter converts the frequency difference between the first frequency signal and the second frequency signal to a digital code.
Abstract translation: 提供使用振荡器的温度测量装置和方法，通过施加省电操作模式来在需要时操作振荡电路来降低功耗。 一种用于测量温度的装置包括第一振荡电路（201），第二振荡电路（203），MUX（205）和频数转换器（207）。 MUX选择性地通过从第一振荡电路输出的第一频率信号和从第二频率信号输出的第二频率信号。 频率到数字转换器将第一频率信号和第二频率信号之间的频率差转换成数字码。
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公开(公告)号：KR1020080018502A
公开(公告)日：2008-02-28
申请号：KR1020060080716
申请日：2006-08-24
Applicant: 삼성전자주식회사 , 고려대학교 산학협력단
IPC: H03L7/085
CPC classification number: H03L7/087 , H03D13/00 , H03L7/0891
Abstract: A linear phase detector and a clock/data recovery circuit having the same are provided to easily generate a narrow pulse by variously changing a transition position of data for error detection. A clock/data recovery circuit(200) includes a voltage-controlled oscillator(130), four phase detectors(100), and a control circuit. The voltage-controlled oscillator generates a recovered clock. The phase detectors generate up and down pulses in response to data and the recovered clock. The control circuit controls the voltage-controlled oscillator in response to the up and down pulses for an edge of the recovered clock to be synchronized with a center of the data. The control circuit is composed of four charge pumps(110) and a loop filter(120).
Abstract translation: 提供了一种线性相位检测器和具有该线性相位检测器的时钟/数据恢复电路，以通过不同地改变用于错误检测的数据的转换位置来容易地生成窄脉冲。 时钟/数据恢复电路（200）包括压控振荡器（130），四相检测器（100）和控制电路。 压控振荡器产生恢复时钟。 相位检测器根据数据和恢复的时钟产生上和下脉冲。 控制电路响应于恢复的时钟的边缘的上升和下降脉冲来控制压控振荡器以与数据的中心同步。 控制电路由四个电荷泵（110）和环路滤波器（120）组成。
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