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公开(公告)号：KR1020140003085A
公开(公告)日：2014-01-09
申请号：KR1020120070643
申请日：2012-06-29
Applicant: 고려대학교 산학협력단
IPC: G01N27/22
Abstract: The capacitive humidity sensor of the present invention comprises an insulation substrate, a lower electrode positioned on the insulation substrate and having electric conductivity, a humidity sensitive membrane pattern positioned on the lower electrode and enabling outer moisture to permeate, and an upper electrode positioned on the humidity sensitive membrane pattern and made of a porous carbon nanotube.
Abstract translation: 本发明的电容式湿度传感器包括绝缘基板，位于绝缘基板上并具有导电性的下电极，位于下电极上的湿敏膜图案，能够使外部水分渗透，上电极位于 湿度敏感膜图案，由多孔碳纳米管制成。
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公开(公告)号：KR100937716B1
公开(公告)日：2010-01-20
申请号：KR1020070041956
申请日：2007-04-30
Applicant: 고려대학교 산학협력단
IPC: H03L7/06
Abstract: 본 발명은 지연 고정 루프 기반의 주파수 체배 장치 및 방법에 관한 것이다. 상기 주파수 체배 장치는 N개의 지연단을 가지는 전압 제어 지연선 및 버퍼단을 포함하며, 상기 버퍼단을 통과한 기준 클록 신호에 상기 전압 제어 지연선을 통과하여 상기 버퍼단을 지난 마지막 클록 신호를 록킹하고, 상기 록킹된 상태에서 상기 기준 클록 신호로부터 상기 지연단의 개수 N만큼 균등하게 분포된 N+1개의 차동 클록 신호들을 발생시키고, 상기 차동 클록 신호들을 상기 버퍼단을 통과시키는 지연 고정 루프; 상기 지연 고정 루프의 출력 신호인 상기 버퍼단을 통과한 상기 차동 클록 신호들로부터 출력 펄스들을 생성하는 AND 회로; 및 상기 출력 펄스들을 합성하여 주파수 체배된 출력 클록을 발생하는 에지컴바이너를 포함한다.
지연 고정 루프, 주파수, 체배, 전압 제어 지연선, 록 조절기, 위상 검출기-
公开(公告)号：KR100878030B1
公开(公告)日：2009-01-13
申请号：KR1020050134337
申请日：2005-12-29
Applicant: 고려대학교 산학협력단
IPC: H03L7/00
Abstract: 본 발명은 지연 고정 루프 기반의 주파수 체배 기능을 갖으며 입출력 신호의 위상을 고정하는 클럭 발생기에 대하여 개시된다.
본 발명에 의한 클럭 발생기는 기준 클럭 신호를 입력하는 직렬 연결된 다수개의 지연단들을 포함하고, 상기 기준 클럭 신호와 상기 지연단들 중 마지막 지연단의 출력 신호를 비교하여 상기 지연단들의 지연 시간을 조절하는 지연 고정 루프; 및 상기 지연 고정 루프의 출력 신호들과 이 출력 신호 들의 상보 출력 신호들의 사이의 지연 시간에 대응되는 펄스를 갖는 체배된 클럭 신호를 발생하는 주파수 체배기를 포함하여 본 발명의 목적을 달성한다.
클럭 발생기, 지연 고정 루프, 주파수 체배기, 위상 검출부, 전압 제어 지연선-
公开(公告)号：KR100853862B1
公开(公告)日：2008-08-26
申请号：KR1020050134338
申请日：2005-12-29
Applicant: 고려대학교 산학협력단
IPC: H03L7/00
Abstract: 본 발명은 지연 고정 루프 기반의 주파수 체배기에 대하여 개시된다.
주파수 체배기는 지연 고정 루프, 체배비 제어기, 펄스 생성기, 그리고 펄스 조합기를 포함한다. 지연 고정 루프는 기준 클럭 신호를 입력하는 직렬 연결된 다수개의 제1 지연단들을 포함하고 제1 지연단들 중 첫번째 지연단의 출력 신호와 마지막 지연단의 출력 신호를 비교하여 제1 지연단들의 지연 시간을 조절하고 다중 위상 클럭들을 발생한다. 체배비 제어기는 하는 지연 고정 루프와, 체배비 선택 신호에 응답하여 다중 위상 클럭들을 선택한다. 펄스 생성기는 다중 위상 클락을 입력으로 받아 체배비 제어기의 출력 클럭쌍의 지연시간에 해당하는 지속 시간을 갖는 출력 펄스들을 발생한다. 펄스 조합기는 출력 펄스들을 입력하여 체배된 클럭 신호를 발생한다.
주파수 체배기, 지연 고정 루프, 체배비 제어기, 듀티비-
Patent Agency Ranking
公开(公告)号：KR1020080088250A
公开(公告)日：2008-10-02
申请号：KR1020070030972
申请日：2007-03-29
Applicant: 고려대학교 산학협력단
CPC classification number: H03K5/00006 , H03K5/135 , H03K5/1565 , H03L7/0814 , H03L7/0891 , H03L7/095
Abstract: A DLL(Delay Locked Loop)-based frequency multiplier apparatus having self calibration and a multiplying method thereof are provided to compensate for a mismatch generated between multi phase clocks generated in a delay terminal of a voltage controlled delay line by a self compensation circuit. A DLL-based frequency multiplier apparatus having self calibration includes a delay locked loop(110), a self calibration block(120), an edge combiner(130). The delay locked loop has a buffer terminal and a voltage controlled delay line having N delay terminals, and locks the last reference clock of the buffer terminal, which passes through the voltage controlled control delay line, to the reference clock signal, which passes through the buffer terminal. The delay locked loop generates N+1 differential clock signals, which are uniformly dispersed as much as the number N of the delay terminals, from the reference clock signal under the locked state. The delay locked loop enables the differential clock signals to pass through the buffer terminal. The self calculation block calibrates a mismatch of the differential clock signals, which pass through the buffer terminal, as an output signal of the delay locked loop. The edge combiner generates an output clock which is multiplied by a predetermined number times from the differential clock signals which are calibrated from the self calibration block.
Abstract translation: 提供具有自校准的DLL（延迟锁定环路）的倍频装置及其相乘方法，以补偿由自适应电路在电压控制延迟线路的延迟端产生的多相时钟之间产生的失配。 具有自校准的基于DLL的倍频器装置包括延迟锁定环（110），自校准块（120），边缘组合器（130）。 延迟锁定环路具有缓冲器端子和具有N个延迟端子的电压控制延迟线，并将通过压控控制延迟线的缓冲器端子的最后参考时钟锁定到参考时钟信号，该参考时钟信号通过 缓冲终端。 延迟锁定环路在锁定状态下从参考时钟信号产生N + 1个差分时钟信号，它们与延迟端子的数量N均匀分散。 延迟锁定环使差分时钟信号能够通过缓冲端。 自计算块校准通过缓冲器端子的差分时钟信号的失配作为延迟锁定环路的输出信号。 边缘组合器产生从从自校准块校准的差分时钟信号乘以预定次数的输出时钟。
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公开(公告)号：KR1020080096969A
公开(公告)日：2008-11-04
申请号：KR1020070041956
申请日：2007-04-30
Applicant: 고려대학교 산학협력단
IPC: H03L7/06
CPC classification number: H03K5/00006 , H03K5/1534 , H03L7/0814 , H03L7/0891 , H03L7/095
Abstract: An apparatus and a method for delay locked loop based frequency multiplication solves a harmonic locking problem by using a lock controller without giving a specific signal of a control voltage in an initial operation. A voltage controlled delay line has N delay stages. A delay locked loop(110) locks the last clock signal(Bn) passing through the voltage controlled delay line(111) in the reference clock signal passing through the buffer edge(113) and generates N+1 differential clock signals(B0-Bn) distributed equally as much as the number N of the delay units from the reference clock signal in the locking state, and passes the differential clock signals through the buffer unit. An AND circuit(120) generates an output pulse from differential clock signals passing through the buffer unit which is the output signal of the delay locked loop. An edge combiner(140) synthesizes output pulses and generates the output clock with multiplied frequency.
Abstract translation: 用于基于延迟锁相环的倍频的装置和方法通过使用锁定控制器在初始操作中不给出控制电压的特定信号来解决谐波锁定问题。 电压控制延迟线具有N个延迟级。 延迟锁定环（110）锁定通过经过缓冲器边沿（113）的参考时钟信号中通过压控延迟线（111）的最后时钟信号（Bn），并产生N + 1个差分时钟信号（B0-Bn ）在锁定状态下从参考时钟信号分配等于延迟单元的数量N，并且通过缓冲器单元传递差分时钟信号。 AND电路（120）从通过作为延迟锁定环路的输出信号的缓冲单元的差分时钟信号产生输出脉冲。 边缘组合器（140）合成输出脉冲并以倍频产生输出时钟。
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公开(公告)号：KR1020070071142A
公开(公告)日：2007-07-04
申请号：KR1020050134338
申请日：2005-12-29
Applicant: 고려대학교 산학협력단
IPC: H03L7/00
CPC classification number: H03K5/00006 , H03K3/356 , H03K5/133 , H03K5/22 , H03L7/0814
Abstract: A frequency multiplier based on a delay locked loop is provided to stabilize operation characteristics of the frequency multiplier by preventing jitter errors from being accumulated in the DLL. A frequency multiplier includes a DLL(Delay Locked Loop)(110), a multiplication ratio controller(130), a pulse generator(140), and a pulse combining unit(150). The DLL includes plural first delay stages which are series-connected to each other and input a reference clock signal. The DLL compares output signals from first and last delay stages with each other and adjusts the delay time of the first delay stages based on the compared result. The DLL generates multiple phase clocks. The multiplication ratio controller selects the multiple phase clocks in response to a select signal. The pulse generator receives the multiple phase clocks and generates output pulses having duration times corresponding to half of the period of the output from the multiplication ratio controller. The pulse combining unit receives the output pulses and outputs multiplied clock signals.
Abstract translation: 提供了基于延迟锁定环路的倍频器，以通过防止在DLL中积累抖动错误来稳定倍频器的操作特性。 倍频器包括DLL（延迟锁定环路）（110），乘法比率控制器（130），脉冲发生器（140）和脉冲组合单元（150）。 DLL包括彼此串联连接并输入参考时钟信号的多个第一延迟级。 该DLL将来自第一和最后延迟级的输出信号彼此进行比较，并且基于比较结果来调整第一延迟级的延迟时间。 该DLL生成多个相位时钟。 乘法比率控制器响应于选择信号选择多相位时钟。 脉冲发生器接收多个相位时钟并产生具有对应于来自倍增比控制器的输出周期的一半的持续时间的输出脉冲。 脉冲组合单元接收输出脉冲并输出相乘的时钟信号。
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公开(公告)号：KR100884642B1
公开(公告)日：2009-02-23
申请号：KR1020070030972
申请日：2007-03-29
Applicant: 고려대학교 산학협력단
Abstract: 본 발명은 자가 보정 기능을 갖는 지연 고정 루프 기반의 주파수 체배 장치 및 방법에 관한 것이다. 상기 주파수 체배 장치는 N개의 지연단을 가지는 전압 제어 지연선 및 버퍼단을 포함하며, 상기 버퍼단을 통과한 기준 클록 신호에 상기 전압 제어 지연선을 통과하여 상기 버퍼단을 지난 마지막 기준 클록을 록킹하고, 상기 록킹된 상태에서 상기 기준 클록 신호로부터 상기 지연단의 개수 N만큼 균등하게 분포된 N+1개의 차동 클록 신호들을 발생시키고, 상기 차동 클록 신호들을 상기 버퍼단을 통과시키는 지연 고정 루프; 상기 지연 고정 루프의 출력 신호인 상기 버퍼단을 통과한 상기 차동 클록 신호들의 미스매치를 보정하는 자가 보정 블록; 및 상기 자가 보정 블록에서 보정된 상기 차동 클록 신호들로부터 일정 배수 체배된 출력 클록을 발생시키는 에지 컴바이너를 포함한다.
자가 보정, 지연 고정 루프, 주파수 체배기, 전압 제어 지연선-
公开(公告)号：KR1020070071141A
公开(公告)日：2007-07-04
申请号：KR1020050134337
申请日：2005-12-29
Applicant: 고려대학교 산학협력단
IPC: H03L7/00
CPC classification number: H03L7/0814 , H03B19/14 , H03L7/089 , H03L7/0891 , H03L7/095
Abstract: A clock generator is provided to match a phase of a multiplied clock signal with a phase of a reference clock signal. A clock generator includes a DLL(Delay Locked Loop)(110), a voltage controlled delay unit(115), and a frequency multiplier(120). The DLL includes plural first delay stages which are series-connected to each other and input a reference clock signal. The DLL compares an output signal from the last delay stage with the first clock signal and adjusts the delay time of the first delay stages based on the compared result. The voltage controlled delay unit includes plural second series-connected delay stages. The voltage controlled delay unit compares the output signal from the DLL with an output from the last delay stage of the second delay stages and adjusts the delay time of the second delay stages based on the compared result. The frequency multiplier generates a multiplied clock signal having a pulse corresponding to a delay time between an output signal and a complementary output signal which is received from the voltage controlled delay unit.
Abstract translation: 提供时钟发生器以将倍增时钟信号的相位与参考时钟信号的相位相匹配。 时钟发生器包括DLL（延迟锁定环）（110），压控延迟单元（115）和倍频器（120）。 DLL包括彼此串联连接并输入参考时钟信号的多个第一延迟级。 该DLL将来自最后延迟级的输出信号与第一时钟信号进行比较，并根据比较结果调整第一延迟级的延迟时间。 电压控制延迟单元包括多个第二串联延迟级。 电压控制延迟单元将来自DLL的输出信号与第二延迟级的最后延迟级的输出进行比较，并根据比较结果调整第二延迟级的延迟时间。 倍频器产生具有对应于从压控延迟单元接收的输出信号和互补输出信号之间的延迟时间的脉冲的倍增时钟信号。
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