公开(公告)号：KR1020010009814A

公开(公告)日：2001-02-05

申请号：KR1019990028406

申请日：1999-07-14

Applicant: 삼성전자주식회사

Inventor： 박완재 ,  정상섭 ,  이원석 ,  추창웅

IPC: H01L21/28

Abstract: PURPOSE: A method for forming a contact plug of a semiconductor device is provided to manufacture a contact plug without an increase of a contact resistance. CONSTITUTION: The first insulating layer(42) is formed on a semiconductor substrate(40). A contact hole(44) is formed on the first insulating layer(42) in order to expose the substrate(40). A conductive layer is formed on the first insulating layer(42) in order to fill the contact hole(44). The first insulating layer(42) is exposed by etching the conductive layer(46) and a contact plug(46a) is formed therefrom. A surface of the contact plug(46a) is projected. The second and the third insulating layers(48,50) are accumulated on the first insulating layer(42) in order to cover the whole surface of the contact plug(46a). The contact plug(46a) and the first insulating layer(42) are exposed by patterning the third and the second insulating layers(50,48).

Abstract translation: 目的：提供一种用于形成半导体器件的接触插塞的方法来制造接触插塞而不增加接触电阻。 构成：第一绝缘层（42）形成在半导体衬底（40）上。 为了露出衬底（40），在第一绝缘层（42）上形成接触孔（44）。 为了填充接触孔（44），在第一绝缘层（42）上形成导电层。 通过蚀刻导电层（46）来暴露第一绝缘层（42），并由此形成接触插塞（46a）。 接触插头（46a）的表面被突出。 第二和第三绝缘层（48,50）被积聚在第一绝缘层（42）上以覆盖接触插塞（46a）的整个表面。 接触插塞（46a）和第一绝缘层（42）通过图案化第三绝缘层和第二绝缘层（50,48）而被暴露。

公开(公告)号：KR1020000028103A

公开(公告)日：2000-05-25

申请号：KR1019980046239

申请日：1998-10-30

Applicant: 삼성전자주식회사

Inventor： 김지수 ,  신경섭 ,  박완재

IPC: H01L21/306

Abstract: PURPOSE: An apparatus is provided to minimize the periodic cleansing process of a plasma generating chamber by preventing foreign materials form being adhered to a view-port of the chamber used for fabricating a semiconductor. CONSTITUTION: A group of magnets(30a,30b) are adhered to a view-port(26) outside a side wall (22a) of a plasma generating chamber(22). Therefore, plural magnetic field lines are formed exactly on the view-port to be extended in the horizontal direction of the view-port. The number of ions is reduced for foreign materials such as polymers not to be adhered to the view-port while processing plasma. Herein, the ions reach the view-port by the plural magnetic field lines.

Abstract translation: 目的：提供一种装置，用于通过防止异物粘附到用于制造半导体的室的视口来最小化等离子体发生室的周期性清洁过程。 构成：一组磁体（30a，30b）粘附在等离子体产生室（22）的侧壁（22a）外侧的视口（26）上。 因此，在视口上准确地形成多个磁场线，以在视口的水平方向上延伸。 在处理等离子体的同时，离子的数量减少，例如聚合物等异物不粘附到视口。 这里，离子通过多个磁场线到达视口。

公开(公告)号：KR1020000009276A

公开(公告)日：2000-02-15

申请号：KR1019980029553

申请日：1998-07-22

Applicant: 삼성전자주식회사

Inventor： 박완재 ,  전정식 ,  최성길

IPC: H01L21/306

Abstract: PURPOSE: The method is to settle electric short problem of capacitor and prevent falling off of uniformity of the capacitor. CONSTITUTION: On top of an aluminum film(100) acting as lower conductive film, a titanium nitride(102) and an interlayer insulation film(104) are formed. Then, mask layer is formed by use of photosensitive layer. Thereafter, the titanium nitride and interlayer insulation film are patterned by accomplishing etching process through the mask layer. In accomplishing etching process for patterning titanium nitride and interlayer insulation film formed on top of aluminum film, the etching method uses etching agent having high C4F8 and oxygen ratio to increase etching selection ratio between the titanium nitride and the interlayer insulation film. As a result, since titanium nitride remains on top of the aluminum film when etching is made, the problem of electric short of capacitor can be settled and uniformity of capacitance is improved.

Abstract translation: 目的：解决电容器短路问题，防止电容器均匀性下降。 构成：在作为下导电膜的铝膜（100）的顶部，形成氮化钛（102）和层间绝缘膜（104）。 然后，通过使用感光层形成掩模层。 此后，通过通过掩模层的蚀刻工艺对氮化钛和层间绝缘膜进行图案化。 在完成形成在铝膜顶部的氮化钛和层间绝缘膜的蚀刻工艺中，蚀刻方法使用具有高C4F8和氧比的蚀刻剂来提高氮化钛和层间绝缘膜之间的蚀刻选择比。 结果，由于当进行蚀刻时，由于氮化钛保留在铝膜的顶部，所以能够稳定电容器的短路的问题，提高电容的均匀性。

公开(公告)号：KR1019990027836A

公开(公告)日：1999-04-15

申请号：KR1019970050366

申请日：1997-09-30

Applicant: 삼성전자주식회사

Inventor： 박완재

IPC: H01L21/28

Abstract: 본 발명의 반도체 장치의 비아홀 형성방법은 반도체 기판 상에 하부 금속층을 형성하는 단계와, 상기 하부 금속층 상에 Ti막 및 TiN막을 형성하는 단계와, 상기 TiN막 상에 산화막을 형성하는 단계와, 상기 산화막 상에 포토레지스트 패턴을 형성하는 단계와, 상기 포로레지스트 패턴을 식각마스크로 상기 TiN막에 대한 식각선택비가 높도록 상기 산화막 및 TiN막을 C
4 F
8 /O
2 /Ar/CO을 식각가스로 하는 건식식각장치에서 식각하여 비아홀을 형성하는 단계를 포함한다. 본 발명에 의하면, 상기 비아홀의 형성시 TiN막에 대한 식각선택비를 높게 유지하면서도 비아홀의 프로파일을 개선할 수 있다.

公开(公告)号：KR1019980066723A

公开(公告)日：1998-10-15

申请号：KR1019970002420

申请日：1997-01-28

Applicant: 삼성전자주식회사

Inventor： 박완재

IPC: H01L21/302

Abstract: 본 발명은 반도체 소자의 층간절연층 식각 방법을 개시한다. 이는 반도체 기판 상에 절연 물질을 증착하여 층간 절연층을 형성하는 단계; 및 CHF
3 및 CO가스를 사용하여 상기 층간 절연층의 소정 두께를 식각하는 단계로 이루어진다. 그 결과 식각 두께의 유니포미티(etch uniformity)가 향상되고 측벽에서의 경사를 85°수준의 수직 프로파일(vertical profile)로 형성할 수 있다는 잇점이 있다.

公开(公告)号：KR1019980026825A

公开(公告)日：1998-07-15

申请号：KR1019960045390

申请日：1996-10-11

Applicant: 삼성전자주식회사

Inventor： 박완재

IPC: H01L21/28

Abstract: 반도체 소자의 콘택홀 형성 방법에 관하여 개시한다. 본 발명에서는 반도체 기판상의 절연막 위에 제1 포토레지스트 패턴을 형성하는 단계와, 상기 제1 포토레지스트 패턴을 마스크로 하여 상기 절연막의 일부를 습식 식각하여 상기 절연막에 홀을 형성하는 단계와, 상기 제1 포토레지스트 패턴을 제거하는 단계와, 상기 절연막을 소정의 두께 만큼 에칭하여 변형된 절연막을 형성하는 단계와, 사진 식각 공정을 이용하여 상기 변형된 절연막중 상기 홀이 형성된 부분에 콘택홀을 형성하는 단계를 포함한다. 본 발명에 의하면, 반도체 소자를 제조하는 데 있어서 절연막으로서 USG를 사용하는 경우에도, 메탈 콘택 형성시 메탈의 매립을 용이하게 하기 위하여 상부에 양호한 라운드 프로파일을 가지는 콘택홀을 형성할 수 있다.

公开(公告)号：KR101560599B1

公开(公告)日：2015-10-16

申请号：KR1020080094181

申请日：2008-09-25

Applicant: 삼성전자주식회사 ,  인피니언 테크놀로지스 아게 ,  인터내셔널 비즈니스 머신즈 코오퍼레이션 ,  어드밴스드 마이크로 디바이시즈, 인코포레이티드 ,  글로벌파운드리즈 싱가포르 피티이 엘티디

Inventor： 박완재 ,  쿠마,카우식아런 ,  린빌,요셉에드워드 ,  리시,안토니데이비드 ,  스리바스타바,라비프라카시 ,  벤트,헤르만빌헬름

IPC: H01L21/027

CPC classification number: H01L21/31116

Abstract: 반도체집적회로장치의제조방법이제공된다. 반도체집적회로장치의제조방법은제1 영역및 제2 영역이정의된반도체기판을제공하고, 반도체기판상에저유전율절연막을형성하고, 제1 영역의저유전율절연막상에제1 개구부가형성된제1 마스크막패턴을형성하고, 제2 영역의저유전율절연막상에제1 개구부보다너비가넓은제2 개구부가형성된제2 마스크막패턴을형성하고, 제1 및제2 마스크막패턴을식각마스크로저유전율절연막을식각하는제1 식각공정을진행하여제1 개구부에의해노출된저유전율절연막내에제1 트렌치를형성하고제2 개구부에의해노출된저유전율절연막내에제2 트렌치를형성하되, 제1 트렌치의식각속도가제2 트렌치의식각속도보다더 빠르도록하고, 제1 및제2 마스크막패턴을식각마스크로제1 및제2 트렌치를 더깊게형성하는제2 식각공정을진행하되, 제1 트렌치의식각속도보다상기제2 트렌치의식각속도가더 빠르도록하는것을포함한다.

公开(公告)号：KR1020110138663A

公开(公告)日：2011-12-28

申请号：KR1020100058682

申请日：2010-06-21

Applicant: 삼성전자주식회사

Inventor： 전국진 ,  박완재 ,  김철수 ,  송인상 ,  김덕환 ,  신제식 ,  강성찬

IPC: H01H59/00 ,  B81B7/04

CPC classification number: H01H59/0009 ,  B81B7/04 ,  H01H2221/06

Abstract: PURPOSE: A micro switch with a compact structure is provided to perform scale down and achieve mechanical stability and superior quality by being manufactured by a low temperature process. CONSTITUTION: A micro switch(100) comprises a pause uneven electrode(110), an operation uneven electrode(120), a driving shaft(130), a contact unit(140), and a connection terminal(150). The pause uneven electrode is extended to a first direction in the upper side of a substrate. The operation uneven electrode is corresponded to the pause uneven electrode and is arranged to be parallel to the uneven electrode at a certain interval. The driving shaft is connected with the operation uneven electrode and the first direction to a vertical direction. The contact unit is formed in the one end of the driving shaft. The connection terminal is placed in the traveling direction of the contact unit and the driving shaft and performs switching with the contact unit.

Abstract translation: 目的：提供具有紧凑结构的微动开关，通过低温工艺制造，实现缩小，实现机械稳定性和优质。 构成：微型开关（100）包括暂停不均匀电极（110），操作不均匀电极（120），驱动轴（130），接触单元（140）和连接端子（150）。 暂停不均匀电极在衬底的上侧延伸到第一方向。 操作不均匀电极对应于暂停不均匀电极，并且以一定间隔布置成平行于不均匀电极。 驱动轴与操作不均匀电极连接，第一方向与垂直方向连接。 接触单元形成在驱动轴的一端。 连接端子位于接触单元和驱动轴的行进方向上，并与接触单元进行切换。

公开(公告)号：KR1020080024066A

公开(公告)日：2008-03-17

申请号：KR1020070086749

申请日：2007-08-28

Applicant: 삼성전자주식회사 ,  인터내셔널 비지니스 머신즈 코포레이션 ,  글로벌파운드리즈 싱가포르 피티이 엘티디

Inventor： 박완재 ,  김재학 ,  천,통칭 ,  린,이시엉

IPC: H01L21/28

CPC classification number: H01L21/76802 ,  H01L21/02063 ,  H01L21/31116 ,  H01L21/31144

Abstract: A method for forming electrical interconnect structures is provided to prevent the generation of sidewall recess of an opening within a dielectric layer during a ashing process, and improve electrical reliability of a wire by reducing the formation of voids within the wire buried in the opening. A method for forming electrical interconnect structures comprises the steps of: forming a first dielectric layer(120) having a first dielectric constant on a semiconductor substrate(100); forming a hard mask layer(140) having a second dielectric constant which is greater than the first dielectric constant on the first dielectric layer; patterning a photoresist layer on a surface of the hard mask layer; selectively etching the hard mask layer for defining an opening(130) to expose the first dielectric layer, using the patterned photoresist layer as an etching mask; performing an ashing process to expose the upper surface of the hard mask layer for removing the patterned photoresist layer from the hard mask; and selectively etching a part of the first dielectric layer extending opposite to the opening using the hard mask as an etching mask, while polymer residues(150) are directly accumulated on the upper surface of the hard mask.

Abstract translation: 提供一种用于形成电互连结构的方法，以防止在灰化过程期间在电介质层内产生开口的侧壁凹陷，并且通过减少掩埋在开口中的电线内的空隙的形成来提高电线的电可靠性。 一种用于形成电互连结构的方法包括以下步骤：在半导体衬底（100）上形成具有第一介电常数的第一介电层（120）; 形成具有大于第一介电层上的第一介电常数的第二介电常数的硬掩模层（140）; 在硬掩模层的表面上图案化光致抗蚀剂层; 选择性地蚀刻硬掩模层以限定用于暴露第一介电层的开口（130），使用图案化的光致抗蚀剂层作为蚀刻掩模; 执行灰化处理以暴露硬掩模层的上表面以从硬掩模去除图案化的光致抗蚀剂层; 并且使用硬掩模作为蚀刻掩模选择性地蚀刻与开口相对延伸的第一电介质层的一部分，而聚合物残余物（150）直接堆积在硬掩模的上表面上。

公开(公告)号：KR100735518B1

公开(公告)日：2007-07-04

申请号：KR1020060001374

申请日：2006-01-05

Applicant: 삼성전자주식회사

Inventor： 이경우 ,  구자흠 ,  박완재 ,  홍덕호

IPC: H01L21/28

CPC classification number: H01L21/7684 ,  H01L21/76801 ,  H01L21/76802 ,  H01L21/76877

Abstract: 본 발명은 금속 배선 구조를 형성하는 방법에 관한 것으로, 본 발명에 따른 금속 배선 구조를 형성하는 방법은 반도체 기판 위에 제 1 절연층을 형성하고, 제 1 절연층 위에 제 2 절연층을 형성하고, 제 2 절연층과 제 1 절연층을 순차적으로 선택적으로 에칭하여 콘택홀을 정의하고, 제 2 절연층의 위와 콘택홀의 안쪽으로 연장되는 제 1 금속층을 형성하고, 제 1 금속층을 패터닝하여 제2 절연층을 노출시키고, 패턴이 형성된 제 1 금속층을 에칭 마스크로 이용하여, 충분한 시간 동안 제 2절연층을 선택적으로 에칭하여 제 1 전기 절연층을 노출시키고 콘택홀 안의 금속 플러그를 노출시키고, 전도성 충전 물질로 노출된 금속 플러그 안의 심(seam)을 채우고, 전도성 충전 물질로 채워진 노출된 금속 플러그 위에 제 2 금속층을 형성하는 것을 포함하여 구성되며, 백 엔드 프로세스(back-end processing) 공정이 완료된 이후 장치의 수율(yield)을 감소시킬 수 있는 금속 결함(예를 들면, 금속선 단락)을 감소시킬 수 있다.
금속배선 구조, 절연층, 콘택홀

Abstract translation: 根据本发明的形成金属互连结构的方法包括：在半导体衬底上形成第一绝缘层;在第一绝缘层上形成第二绝缘层; 第二绝缘层和第一绝缘层被选择性地依次蚀刻以限定接触孔，第一金属层被形成在第二绝缘层上并且向接触孔的内部延伸，并且第一金属层被图案化以形成第二绝缘体 暴露第一电绝缘层并将金属插塞暴露在接触孔中，使用图案化的第一金属层作为蚀刻掩模选择性地蚀刻第二绝缘层足够的时间， 用导电填充材料填充暴露的金属插塞中的接缝并在填充有导电填充材料的暴露金属插塞上形成第二金属层， 可以减少在后端处理过程完成之后可能降低器件产量的金属缺陷（例如金属导线短路）。