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公开(公告)号：KR1020030070442A
公开(公告)日：2003-08-30
申请号：KR1020020009986
申请日：2002-02-25
Applicant: 삼성전자주식회사
IPC: H01L21/027
Abstract: PURPOSE: A method for simulating a semiconductor process is provided to improve pattern precision by correcting a process proximity effect regarding the edge of a design layout pattern and a portion in which the space of a bar at the right and left sides and the space of a measurement point are asymmetrical. CONSTITUTION: The line width of the measurement point of a real pattern is obtained. The line width of the measurement point is compared with a simulation line width of a corresponding point embodied through a model to obtain each skew formed at both sides. The line width skew is added to the layout skew to obtain a simulation total line width. The simulation total line width is compared with a total line width of the real pattern to obtain a fitting line width skew at each side. A fitting process is repeatedly performed to minimize the fitting line width skew.
Abstract translation: 目的：提供一种用于模拟半导体工艺的方法，以通过校正关于设计布局图案的边缘的过程接近效应和在左侧和左侧的空间中的条的空间的部分来改善图案精度 测量点不对称。 构成：获得实际图案的测量点的线宽。 将测量点的线宽与通过模型体现的对应点的模拟线宽进行比较，以获得在两侧形成的每个偏斜。 将线宽偏移添加到布局偏移中以获得模拟总线宽。 将模拟总线宽与实际图案的总线宽进行比较，以获得每侧的拟合线宽度偏斜。 重复执行装配过程以最小化拟合线宽度偏斜。
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公开(公告)号：KR1020020089652A
公开(公告)日：2002-11-30
申请号：KR1020010028484
申请日：2001-05-23
Applicant: 삼성전자주식회사
Inventor： 박철홍
IPC: H01L21/027
Abstract: PURPOSE: A photomask set and a method for fabricating the same are provided to obtain processing margins of a gate pattern and a field poly pattern by using a photomask including a trim mask. CONSTITUTION: A photomask includes a trim mask and a shifter. The trim mask includes a chrome mask(53) and a phase shift mask(57). A virtual layer(51) is used for identifying regions of the chrome mask(53) and the phase shift mask(57). A plurality of projection portions(59a,59b) are formed on an upper end portion and a lower end portion of the chrome mask(53). A predetermined gap(A) is formed between edges the projection portions(59a,59b) and an upper edge of a virtual layer(51). A predetermined gap(B) is formed between a left edge and a right edge of the trim mask(53) or a left edge and a right edge of the virtual layer(51).
Abstract translation: 目的：提供一种光掩模组及其制造方法，以通过使用包括修剪掩模的光掩模来获得栅极图案和场多晶型图案的处理边缘。 构成：光掩模包括修剪蒙版和移位器。 修剪掩模包括铬掩模（53）和相移掩模（57）。 虚拟层（51）用于识别铬掩模（53）和相移掩模（57）的区域。 多个突出部分（59a，59b）形成在铬掩模（53）的上端部分和下端部分上。 在突出部分（59a，59b）的边缘和虚拟层（51）的上边缘之间形成预定间隙（A）。 在修剪掩模（53）的左边缘和右边缘或虚拟层（51）的左边缘和右边缘之间形成预定间隙（B）。
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公开(公告)号：KR1020020016361A
公开(公告)日：2002-03-04
申请号：KR1020000049647
申请日：2000-08-25
Applicant: 삼성전자주식회사
IPC: G11C5/02
CPC classification number: G11C8/12
Abstract: PURPOSE: A memory module having programmable logic device and shrink thin small outline package(sTSOP) is provided to be capable of securing a double density without increasing an area and a height of the memory module. CONSTITUTION: A programmable logic device(41) selectively enables an upper bank(45) and a lower bank(47) in response to a bank select signal(A13) and control signals(/RAS, /CAS). The upper bank(45) is constituted of a part of a plurality of memory devices, which are mounted on a memory module. The lower bank(47) is constituted of the other memory devices. A buffer(43) buffers the control signal(/CAS), address signals(A0-A12), a data write signal(/WE), and an output enable signal(/OE) to output the buffered signals to the upper bank(45) and the lower bank(47).
Abstract translation: 目的：提供具有可编程逻辑器件和收缩薄型小外形封装（sTSOP）的存储器模块，以能够确保双重密度，而不增加存储器模块的面积和高度。 构成：可编程逻辑器件（41）响应于存储体选择信号（A13）和控制信号（/ RAS，/ CAS）选择性地使能上部组（45）和下部组（47）。 上部组件45由安装在存储器模块上的多个存储器件的一部分构成。 下部组（47）由其他存储装置构成。 缓冲器（43）缓冲控制信号（/ CAS），地址信号（A0-A12），数据写信号（/ WE）和输出使能信号（/ OE），以将缓冲的信号输出到上部 45）和下岸（47）。
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公开(公告)号：KR1020000060456A
公开(公告)日：2000-10-16
申请号：KR1019990008770
申请日：1999-03-16
Applicant: 삼성전자주식회사
Inventor： 박철홍
CPC classification number: G03F7/70525 , G03F1/36 , G03F7/705 , G03F7/7065
Abstract: PURPOSE: A method for predicting flaw generating point raising from lithography process is provided so that generation of a bridge fault pattern can be prevented by a space CD relating to the computed whole design region using an interpolation function. CONSTITUTION: A method for predicting flaw generating point raising from lithography process includes several steps. A step(a) is to manufacture a plurality of test pattern. Thereafter, a step(b) is to simulate aerial images corresponding to the test patterns(TP). Thereafter, a step(c) is to manufacture an interpolation function and compute CD relating to the whole design. Thereafter, a step(d) is to extract some rules capable of predicting the possibilities of fault generation and write a rule file based on the space CD relating to the computed whole design region using the interpolation function. Thereafter, a step(e) is to execute a design rule check(DRC) relating to the whole chip. Specifically, the design rule check is executed to the whole chip by using the rule file being written in the step(d).
Abstract translation: 目的：提供一种用于从光刻工艺预测缺陷产生点升高的方法，通过使用内插函数与计算的整个设计区域相关的空间CD可以防止桥梁故障模式的产生。 构成：从光刻工艺预测缺陷产生点提高的方法包括几个步骤。 步骤（a）是制造多个测试图案。 此后，步骤（b）是模拟对应于测试图案（TP）的航空图像。 此后，步骤（c）是制造与整个设计相关的内插函数和计算CD。 此后，步骤（d）是提取一些能够预测故障产生的可能性的规则，并且使用内插函数基于与所计算的整个设计区域相关的空间CD来写入规则文件。 此后，步骤（e）是执行与整个芯片相关的设计规则检查（DRC）。 具体地，通过使用在步骤（d）中写入的规则文件，对整个芯片执行设计规则检查。
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公开(公告)号：KR1019990065748A
公开(公告)日：1999-08-05
申请号：KR1019980001182
申请日：1998-01-16
Applicant: 삼성전자주식회사
IPC: G11C29/00
Abstract: DC 모니터링용 패드에 의해 발생되는 오동작을 방지할 수 있는 반도체 메모리장치가 개시된다. 상기 반도체 메모리장치는, 주변회로 블락 및 메모리셀 어레이 블락에 DC 전압을 공급하는 DC 전압 발생회로와 외부에서 상기 DC 전압을 모니터링하기 위한 DC 모니터링용 패드 사이에 접속되는 패드 리페어용 퓨즈를 구비하는 것을 특징으로 한다. 따라서 상기 반도체 메모리장치에서는, DC 테스트 과정에서는 상기 DC 모니터링용 패드를 이용하여 상기 DC 전압 발생회로의 특성을 충분히 테스트한 다음에, 조립전에 상기 패드 리페어용 퓨즈를 절단하여 상기 DC 모니터링용 패드에 의해 발생되는 오동작을 방지할 수 있다.
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Patent Agency Ranking
公开(公告)号：KR1019990052524A
公开(公告)日：1999-07-15
申请号：KR1019970072015
申请日：1997-12-22
Applicant: 삼성전자주식회사
IPC: G11C11/407
Abstract: 본 발명은 웨이퍼 번인(burn-in) 테스트 모드에서 래치부의 노드를 보다 빠르게 제 1 전압으로 변경함으로써 워드 라인들을 동시에 인에이블하는 반도체 메모리 장치의 로우 디코더를 개시한다. 이는 제 1 로우 어드레스들에 응답하여 제 1 전압을 출력하는 입력부, 제 2 로우 어드레스에 응답하여 상기 제 1 전압을 전송하는 복수개의 전송부들, 웨이퍼 번인 테스트 모드에서 인에이블되는 웨이퍼 번인 인에이블 신호(WBE)가 소정 시간 지연된 제 2 웨이퍼 번인 신호(WBI2)에 응답하여 상기 입력부의 출력단을 상기 제 1 전압으로 구동하는 구동부, 및 그 출력단은 워드 라인에 연결되고 제어 신호(ΦRD)를 입력하는 제 1 입력단과 상기 전송부에서 출력된 신호를 입력하는 제 2 입력단을 가지고 상기 제어 신호(ΦRD)에 의하여 그 출력 신호가 래치되는 래치부들을 구비하고, 웨이퍼 번인 테스트 모드에서 상기 래치부들은 상기 제 2 로우 어드레스와 상기 제 2 웨이퍼 번인 신호(WBI2)에 의해 그 출력 신호의 래치가 해제됨으로써 상기 워드 라인들이 동시에 인에 이블된다.
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公开(公告)号：KR102233211B1
公开(公告)日：2021-03-29
申请号：KR1020130121012
申请日：2013-10-11
Applicant: 삼성전자주식회사
IPC: H01L21/3205 , H01L21/28
Abstract: 반도체소자가제공된다. 복수의로직셀들이제공되는기판및 상기복수의로직셀들내의트랜지스터들이제공된다. 상기트랜지스터들의단자들에접속되는콘택들, 상기콘택들의상면과접하는제 1 비아들; 및상기제 1 비아들의상면과접하는제 1 배선들이제공된다. 상기제 1 배선들은상기제 1 콘택들을통하여상기복수의로직셀들을연결하는공통도전라인을포함하고, 상기제 1 배선들전부는일 방향으로긴 직선(straight line) 형상을갖는다.
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公开(公告)号：KR102083388B1
公开(公告)日：2020-03-02
申请号：KR1020130113410
申请日：2013-09-24
Applicant: 삼성전자주식회사
IPC: H01L27/115 , H01L21/8247
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公开(公告)号：KR1020170051955A
公开(公告)日：2017-05-12
申请号：KR1020150153703
申请日：2015-11-03
Applicant: 삼성전자주식회사
IPC: H01L21/027 , H01L21/306 , H01L21/033 , H01L21/3105 , H01L21/3213
CPC classification number: H01L21/3088 , B81C1/00952 , G03F7/40 , H01L21/02052 , H01L21/0206 , H01L21/3085 , H01L21/3086
Abstract: 포토레지스트패턴형성방법및 이를이용한반도체장치제조방법을제공한다. 반도체장치제조방법은기판상에마스크층을형성하고, 마스크층상에, 제1 높이인패턴부와오목부를포함하는포토레지스트패턴을형성하고, 포토레지스트패턴에제1 액체를도포하고, 오목부에, 동일한에천트에대하여패턴부보다식각률이높은패턴충진물을제2 높이로충진하고, 제1 액체를제거하고, 제1 액체를제거한후, 패턴충진물을식각하고, 포토레지스트패턴을통해, 마스크층을식각하여마스크패턴을형성하고, 마스크패턴을통해, 기판을식각하여미세패턴을형성하는것을포함한다.
Abstract translation: 提供了一种光致抗蚀剂图案形成方法和使用该方法的半导体器件制造方法。 一种制造半导体器件的方法包括：在衬底上形成掩模层;在掩模层上形成包括具有第一高度和凹部的图案部分的光致抗蚀剂图案;向光致抗蚀剂图案施加第一液体; 具有比图案部分更高的蚀刻速率的图案填充材料相对于相同的蚀刻剂被填充在第二高度处，第一液体被去除，第一液体被去除，图案填充材料被蚀刻， 为了形成掩模图案，并通过掩模图案蚀刻基板以形成精细图案。
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公开(公告)号：KR1020170006341A
公开(公告)日：2017-01-18
申请号：KR1020150096724
申请日：2015-07-07
Applicant: 삼성전자주식회사
CPC classification number: G03F7/039 , G03F7/0046 , G03F7/0382 , G03F7/0392 , G03F7/11 , G03F7/2004 , G03F7/322 , H01L21/0274
Abstract: 극자외선용포토레지스트조성물및 이를이용하는포토레지스트패턴의형성방법을제공한다. 포토레지스트조성물에 OOB 흡수물질을포함하여, 100 내지 300nm 파장의광을흡수하여포토레지스트조성물을이용하여형성된포토레지스트패턴의분해능을향상시킬수 있다. OOB 흡수물질은노광된포토레지스트막을현상하는동안제거됨으로써, OOB 흡수물질을제거하는공정이따로필요하지않을수 있다.
Abstract translation: 所公开的实施方案提供了用于极紫外（EUV）的光致抗蚀剂组合物和使用其形成光致抗蚀剂图案的方法。 光致抗蚀剂组合物包括吸收波长为100nm至300nm的光的带外（OOB）吸收材料。
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