公开(公告)号：KR1019980079121A

公开(公告)日：1998-11-25

申请号：KR1019970016796

申请日：1997-04-30

Applicant: 삼성전자주식회사

Inventor： 오세준 ,  박홍배 ,  유차영

IPC: H01L21/31

Abstract: 본 발명은 반도체장치의 강유전체 커패시터 제조방법에 관해 개시한다. 본 발명에 의한 커패시터 제조방법에서는 하부전극 상에 강유전체막 예컨데, PZT막을 형성한 다음 상부전극을 형성하기 전에 그 표면을 플라즈마 처리한다. 이어서, 상부전극을 형성하여 셀 커패시터를 형성한 다음 결과물을 어닐한다. 상기 강유전체막의 형성과정에서 그 두께는 한번에 원하는 두께로 형성할 수 있으나, 필요에 따라 피드 백을 통해서 여러 번에 걸쳐서 형성할 수도 있다.
이 결과 플라즈마 처리전에 비해 누설전류 특성의 저하를 방지하면서 강유전체 커패시터의 전기적 특성 예컨대, 잔류분극과 신호대 잡음비를 플라즈마 처리 전에 비해 훨씬 높일 수 있다.

公开(公告)号：KR1019980060705A

公开(公告)日：1998-10-07

申请号：KR1019960080071

申请日：1996-12-31

Applicant: 삼성전자주식회사

Inventor： 박인선 ,  김병희 ,  오세준 ,  박홍배

IPC: H01L27/11

Abstract: FRAM 셀의 제조방법에 대하여 개시한다. 이 방법은, 스위칭소자인 트랜지스터가 형성된 반도체기판 전면에 층간절연막 및 강유전체의 형성이 용이한 제1절연막을 차례로 형성하는 단계와, 상기 층간절연막 및 제1절연막에, 상기 트랜지스터의 소오스전극의 일부분이 노출되도록 콘택 홀을 형성하는 단계와, 상기 콘택 홀에 도전성 플러그를 형성하는 단계와, 상기 도전성 플러그와 연결되는 캐패시터의 하부전극을 형성하는 단계와, 상기 하부전극이 형성된 결과물 전면에 유전체막 및 도전물질을 차례로 형성하는 단계와, 상기 도전물질위에 소정 크기의 식각마스크를 적용하여 라인형의 캐패시터 상부전극을 형성하는 단계를 구비하여 이루어진 것을 특징한다. 즉, 캐패시터의 상부전극을 라인형으로 형성함으로써 따로 플레이트 라인 형성을 위한 금속배선과 상부전극의 스트링을 위한 콘택을 형성할 필요가 없으므로 공정 단순화 측면으로도 유리할 뿐만 아니라 후속 공정 진행에 따른 손상 억제가 가능하여 캐패시터의 잔류분극 특성이 열화되는 것을 억제할 수 있다.

公开(公告)号：KR101656444B1

公开(公告)日：2016-09-09

申请号：KR1020100006553

申请日：2010-01-25

Applicant: 삼성전자주식회사

Inventor： 이혜란 ,  박홍배 ,  현상진 ,  신유균 ,  홍석훈 ,  나훈주 ,  홍형석

IPC: H01L27/092

CPC classification number: H01L27/092 ,  H01L21/823842 ,  H01L21/82385 ,  H01L21/823871 ,  H01L23/485 ,  H01L27/0629 ,  H01L27/0805 ,  H01L27/0811 ,  H01L29/42376 ,  H01L29/4966 ,  H01L29/517 ,  H01L29/94 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 상보형 MOS(Complementary Metal Oxide Semiconductor; CMOS) 트랜지스터를제공할수 있다. 이를위해서, 반도체기판의제 1 및 2 영역들에제 1 및 2 배선구조체들이배치될수 있다. 상기제 1 및 2 영역들은반도체기판에서서로다른도전성들을가질수 있다. 상기제 1 및 2 배선구조체들은반도체기판상에위치할수 있다. 상기제 1 배선구조체는제 2 배선구조체와다른적층구조를가질수 있다. 상기상보형 MOS 트랜지스터는반도체장치에배치될수 있다. 더불어서, 상기반도체장치는반도체모듈에배치될수 있다.

Abstract translation: 提供了CMOS晶体管，具有晶体管的半导体器件和具有该器件的半导体模块。 CMOS晶体管可以包括分别设置在半导体衬底的第一和第二区域中的第一和第二互连结构。 半导体衬底的第一和第二区域可以具有不同的导电类型。 第一和第二互连结构可以设置在半导体衬底上。 第一互连结构可以具有与第二互连结构不同的堆叠结构。 CMOS晶体管可以设置在半导体器件中。 半导体器件可以设置在半导体模块中。

公开(公告)号：KR101591944B1

公开(公告)日：2016-02-11

申请号：KR1020090041271

申请日：2009-05-12

Applicant: 삼성전자주식회사

Inventor： 박홍배 ,  조학주 ,  홍석훈 ,  현상진 ,  나훈주 ,  홍형석

IPC: H01L29/78

Abstract: 본발명은반도체소자및 반도체소자의형성방법을제공한다. 이소자는반도체기판, 반도체기판에배치된제1 웰영역, 제1 웰영역상에배치된제1 게이트전극, 및제1 웰영역과제1 게이트전극사이에개재된제1 N형케핑패턴, 제1 P형케핑패턴, 및제1 게이트절연패턴을포함한다.

公开(公告)号：KR1020130118601A

公开(公告)日：2013-10-30

申请号：KR1020120041598

申请日：2012-04-20

Applicant: 삼성전자주식회사

Inventor： 이준희 ,  송재열 ,  이혜란 ,  박홍배 ,  현상진

IPC: H01L29/78 ,  H01L21/336

CPC classification number: H01L29/785 ,  H01L27/0886 ,  H01L29/4966

Abstract: PURPOSE: A semiconductor device including a fin-type field effect transistor is provided to improve the uniformity of electrical properties by minimizing the variations of the electrical properties in a plurality of FinFETs on one substrate. CONSTITUTION: A gate insulating layer (120) covers the upper surface and both lateral surfaces of an active region (106). A gate line (130) covers the upper surface and both lateral surfaces of the active region and is extended across the active region. The gate line includes a metal nitride containing film (132), an Al-doped metal containing film (134), a conductive capping layer (136), and a gap-fill metal film (138). The Al-doped metal containing film covers the upper surface and both lateral surfaces of the active region with a preset thickness. The gap-fill metal film is formed on the Al-doped metal containing film.

Abstract translation: 目的：提供一种包括鳍式场效应晶体管的半导体器件，通过最小化一个衬底上的多个FinFET中的电特性的变化来改善电特性的均匀性。 构成：栅极绝缘层（120）覆盖有源区域（106）的上表面和两个侧表面。 栅极线（130）覆盖有源区域的上表面和两个侧表面并且跨越有源区域延伸。 栅极线包括含金属氮化物膜（132），含Al掺杂金属膜（134），导电覆盖层（136）和间隙填充金属膜（138）。 含Al掺杂金属的膜覆盖有预定厚度的有源区的上表面和两个侧表面。 间隙填充金属膜形成在含Al掺杂金属的膜上。

公开(公告)号：KR1020100090952A

公开(公告)日：2010-08-18

申请号：KR1020090010200

申请日：2009-02-09

Applicant: 삼성전자주식회사

Inventor： 나훈주 ,  신유균 ,  박홍배 ,  조학주 ,  홍석훈 ,  현상진 ,  홍형석

IPC: H01L21/336

CPC classification number: H01L21/823828 ,  H01L21/28185 ,  H01L21/28194 ,  H01L21/32133 ,  H01L21/324 ,  H01L21/823437 ,  H01L21/823842 ,  H01L21/823857 ,  H01L27/0922 ,  H01L29/51 ,  H01L29/517 ,  H01L29/518 ,  H01L21/3205

Abstract: PURPOSE: A method for manufacturing a dual gate semiconductor device is provided to regulate threshold voltages of elements with each gate by regulating the work function of the dual gate. CONSTITUTION: A gate insulating film(113, 116), a first capping layer, and a barrier layer are successively formed on a substrate. The first capping layer and the barrier layer in a first region(R1) are eliminated to expose the gate insulating film in the first region. A second capping layer is formed on the upper side of the gate insulating film on the first region and on the upper side of a barrier layer in the second region. The substrate with the second capping layer is thermally treated. Materials included in the first capping layer and the second capping layer are diffused into the gate insulating film in the first region and the gate insulating film in the second region.

Abstract translation: 目的：提供一种用于制造双栅极半导体器件的方法，通过调节双栅极的功能来调节每个栅极元件的阈值电压。 构成：在衬底上依次形成栅极绝缘膜（113,116），第一覆盖层和阻挡层。 消除第一区域（R1）中的第一覆盖层和阻挡层，以暴露第一区域中的栅极绝缘膜。 第二覆盖层形成在第二区域的第一区域上的栅极绝缘膜的上侧和阻挡层的上侧上。 具有第二盖层的基板被热处理。 包含在第一覆盖层和第二覆盖层中的材料扩散到第一区域中的栅极绝缘膜和第二区域中的栅极绝缘膜。

公开(公告)号：KR1020100079936A

公开(公告)日：2010-07-08

申请号：KR1020080138534

申请日：2008-12-31

Applicant: 삼성전자주식회사

Inventor： 박홍배 ,  조학주 ,  홍석훈 ,  현상진 ,  나훈주 ,  홍형석

IPC: H01L21/8238

CPC classification number: H01L21/823842 ,  H01L21/82385

Abstract: PURPOSE: A manufacturing method of the dual gate semiconductor device controls the work function of the electrode material of the PMOS transistor and NMOS transistor. The threshold voltage is controlled. CONSTITUTION: A semiconductor substrate(100) comprises the first area and the second part. The gate dielectric layer(112) is formed on the semiconductor substrate. First metallic conductive layers and the second metallic conductive layer(116) are formed on the gate dielectric layer. The ion implantation of the first substance operates in the first metallic conductive layer of the first area. The second metallic conductive layer of the first area is removed.

Abstract translation: 目的：双栅极半导体器件的制造方法控制PMOS晶体管和NMOS晶体管的电极材料的功函数。 阈值电压被控制。 构成：半导体衬底（100）包括第一区域和第二部分。 栅电介质层（112）形成在半导体衬底上。 第一金属导电层和第二金属导电层（116）形成在栅极电介质层上。 第一物质的离子注入在第一区域的第一金属导电层中操作。 去除第一区域的第二金属导电层。

公开(公告)号：KR100718835B1

公开(公告)日：2007-05-16

申请号：KR1020050085148

申请日：2005-09-13

Applicant: 삼성전자주식회사

Inventor： 박홍배 ,  신유균

IPC: H01L21/336

CPC classification number: H01L29/513 ,  H01L21/28035 ,  H01L21/28185 ,  H01L21/28194 ,  H01L21/28202 ,  H01L29/4925 ,  H01L29/517

Abstract: 반도체 모스 트랜지스터 및 그 제조 방법에 관한 것으로써, 그 표면 아래에 불순물이 도핑된 소스/드레인과 상기 소스/드레인 사이에 위치하는 채널 영역을 갖는 반도체 기판을 포함한다. 그리고, 상기 채널 영역 상부에 형성되는 게이트 절연막과 게이트 도전막을 포함한다. 상기 게이트 절연막은 주로 금속 산화물, 금속 실리게이트 등을 포함하고, 상기 게이트 도전막은 주로 폴리 실리콘을 포함한다. 특히, 상기 게이트 절연막과 게이트 도전막 사이에는 실리콘 질화물, 알루미늄 질화물, 불순물이 도핑되지 않은 실리콘 등을 포함하는 버퍼막이 개재된다. 그러므로, 상기 버퍼막은 상기 게이트 절연막과 게이트 도전막이 서로 반응하는 것을 충분하게 방지한다.

Abstract translation: 并且具有在半导体MOS晶体管的表面下方掺杂杂质的位于源极/漏极和源极/漏极之间的沟道区的半导体衬底。 并且在沟道区上形成栅绝缘层和栅导电层。 栅极绝缘膜主要包括金属氧化物，金属硅化物等，并且栅极导电膜主要包括多晶硅。 特别地，包括氮化硅，氮化铝，未掺杂杂质的硅等的缓冲膜被插入在栅极绝缘膜和栅极导电膜之间。 因此，缓冲膜充分防止栅极绝缘膜和栅极导电膜彼此反应。

公开(公告)号：KR1020070030468A

公开(公告)日：2007-03-16

申请号：KR1020050085153

申请日：2005-09-13

Applicant: 삼성전자주식회사

Inventor： 박홍배 ,  신유균

IPC: H01L21/335

Abstract: 반도체 모스 트랜지스터와 그 제조 방법에 관한 것으로써, 그 표면 아래에 부분적으로 형성되고, 불순물이 도핑된 소스/드레인과 상기 소스/드레인 사이에 위치하는 채널 영역을 갖는 반도체 기판을 포함한다. 그리고, 상기 반도체 기판의 채널 영역 상부에 순차적으로 형성되는 게이트 절연막, 버퍼막 및 게이트 도전막을 구비하는 게이트 패턴을 포함한다. 상기 게이트 절연막은 금속 산화물 또는 금속 실리게이트를 포함하고, 상기 게이트 도전막은 폴리 실리콘 또는 금속을 포함한다. 아울러, 상기 버퍼막은 그 상부 표면 및/또는 하부 표면에 질화 처리가 이루어진 실리콘 질화물을 포함한다. 그러므로, 상기 게이트 절연막과 상기 게이트 도전막 사이에 상기 버퍼막을 개재시킴으로써 상기 게이트 절연막과 상기 게이트 도전막이 서로 반응하는 것을 충분하게 방지할 수 있다.

公开(公告)号：KR1020070017816A

公开(公告)日：2007-02-13

申请号：KR1020050072422

申请日：2005-08-08

Applicant: 삼성전자주식회사

Inventor： 김혜민 ,  신유균 ,  전인상 ,  강상범 ,  박홍배 ,  진범준

IPC: H01L27/092 ,  H01L21/335

CPC classification number: H01L21/823857 ,  H01L29/513 ,  H01L29/517 ,  H01L29/518 ,  H01L29/78

Abstract: 고유전 물질로 이루어지는 게이트 유전막을 포함하는 반도체 장치 및 그 제조 방법에서, 반도체 장치는 NMOS 영역 및 NMOS 영역이 구분된 기판과, 상기 기판의 PMOS 영역 상에 형성되고 제1 게이트 산화막 패턴, 금속 산화막 패턴, 실리콘 질화막 패턴 및 제1 폴리실리콘 패턴이 적층된 구조를 갖는 제1 게이트 패턴 및 상기 기판의 NMOS 영역 상에 형성되고 제2 게이트 산화막 패턴 및 제2 폴리실리콘 패턴이 적층된 구조를 갖는 제2 게이트 패턴을 포함한다. 상기 반도체 장치는 PMOS 트랜지스터에서 페르미 레벨 피닝 현상이 충분히 감소되어 동작 특성이 향상된다.

Abstract translation: 在半导体器件及其制造方法，包括一个由介电材料，半导体器件以及两个NMOS区域和NMOS区域划分的衬底上的栅极电介质层，它被形成在所述衬底的所述PMOS区的第一栅氧化膜图案，金属氧化物层图案 形成在第一栅极图案和所述基板的具有氮化硅膜图形的叠层结构和与第二栅氧化膜图案和第二多晶硅图案的层叠结构中的第一多晶硅图案的NMOS区域中的第二栅极 它包括一个图案。 该半导体器件在PMOS晶体管中具有充分降低的费米能级钉扎现象，从而改善了工作特性。