公开(公告)号：KR20210025156A

公开(公告)日：2021-03-09

申请号：KR1020190104505A

申请日：2019-08-26

Applicant: 삼성전자주식회사

Inventor： 장주희 ,  김석호 ,  나훈주 ,  박재형 ,  이규하

IPC: H01L27/146 ,  H01L21/52 ,  H01L21/768

CPC classification number: H01L24/08 ,  H01L27/1469 ,  H01L21/52 ,  H01L21/768 ,  H01L23/3192 ,  H01L24/03 ,  H01L24/05 ,  H01L24/27 ,  H01L24/32 ,  H01L27/14612 ,  H01L27/14621 ,  H01L27/14627 ,  H01L27/14634 ,  H01L27/14636 ,  H01L2224/03831 ,  H01L2224/03845 ,  H01L2224/05018 ,  H01L2224/05022 ,  H01L2224/05026 ,  H01L2224/05073 ,  H01L2224/05149 ,  H01L2224/05166 ,  H01L2224/05181 ,  H01L2224/05186 ,  H01L2224/05547 ,  H01L2224/05557 ,  H01L2224/05571 ,  H01L2224/05573 ,  H01L2224/05647 ,  H01L2224/05657 ,  H01L2224/05676 ,  H01L2224/0568 ,  H01L2224/05684 ,  H01L2224/08057 ,  H01L2224/08058 ,  H01L2224/08059 ,  H01L2224/0807 ,  H01L2224/08121 ,  H01L2224/08145 ,  H01L2224/32145 ,  H01L2224/80047 ,  H01L2224/80345 ,  H01L2224/80357 ,  H01L2224/80895 ,  H01L2224/80896 ,  H01L2224/80948 ,  H01L2224/80986

Abstract: 본 개시의 일 실시예는, 제1 기판과, 상기 제1 기판 상에 배치되며 평탄한 표면을 갖는 제1 절연층과, 상기 제1 절연층에 매립되어 상기 제1 절연층의 상기 표면과 실질적으로 평탄한 표면을 갖는 제1 전극과, 상기 제1 절연층과 상기 제1 전극 사이에 배치된 제1 배리어를 갖는 제1 반도체 칩 및, 제2 기판과, 상기 제2 기판 하부에 배치되며 평탄한 표면을 갖는 제2 절연층과, 상기 제2 절연층에 매립되어 상기 제2 절연층의 상기 표면과 실질적으로 평탄한 표면을 갖는 제2 전극과, 상기 제2 절연층과 상기 제2 전극 사이에 배치된 제2 배리어를 갖는 제2 반도체 칩을 포함하며, 상기 제1 절연층 및 상기 제2 절연층의 표면들이 접합되어 상기 제1 전극 및 상기 제2 전극이 연결되고, 상기 제1 절연층은 상기 접합 계면에 인접한 상기 제1 전극의 일 측면 영역에 접촉되는 부분을 갖는 반도체 장치를 제공한다.

公开(公告)号：KR102230196B1

公开(公告)日：2021-03-19

申请号：KR1020150057537A

申请日：2015-04-23

Applicant: 삼성전자주식회사

Inventor： 손혁준 ,  김완돈 ,  나훈주 ,  송재열 ,  현상진 ,  황윤태

IPC: H01L29/423 ,  H01L21/28 ,  H01L29/66

CPC classification number: H01L29/42312 ,  H01L29/4958 ,  H01L21/28079 ,  H01L21/3205 ,  H01L29/513 ,  H01L29/517 ,  H01L29/66477 ,  H01L29/66795 ,  H01L29/785 ,  H01L29/7851

Abstract: 본 발명의 기술적 사상은 반도체 소자의 신뢰성 및 특성 열화없이 다양한 문턱 전압(Vth)을 갖는 반도체 소자 및 그 제조방법을 제공한다. 그 반도체 소자는 반도체 기판; 상기 반도체 기판 상부 부분에 형성된 활성 영역; 및 상기 반도체 기판 상에 상기 활성 영역을 가로질러 연장하고, 계면층, 고유전체층, 희토류 원소(Rare Earth element: RE) 공급층, RE가 포함된 제1 메탈층, 및 제2 메탈층이 순차적으로 적층된 게이트 구조체;를 포함한다.

公开(公告)号：KR20210024893A

公开(公告)日：2021-03-08

申请号：KR1020190104647A

申请日：2019-08-26

Applicant: 삼성전자주식회사

Inventor： 이규하 ,  강필규 ,  김석호 ,  나훈주 ,  문광진 ,  박재형 ,  장주희 ,  홍의관

IPC: H01L21/768 ,  H01L21/304 ,  H01L21/3105 ,  H01L21/311 ,  H01L23/485 ,  H01L25/07

CPC classification number: H01L25/0657 ,  H01L21/76832 ,  H01L21/304 ,  H01L21/31051 ,  H01L21/31105 ,  H01L21/76813 ,  H01L21/76816 ,  H01L21/76831 ,  H01L21/76834 ,  H01L21/76837 ,  H01L23/485 ,  H01L24/03 ,  H01L24/05 ,  H01L24/80 ,  H01L25/074 ,  H01L2224/0345 ,  H01L2224/03452 ,  H01L2224/80001

Abstract: 상술한 과제를 해결하기 위한, 예시적인 실시예들에 따르면 반도체 소자 제조 방법이 제공된다. 상기 방법은, 기판 상에 제1, 제2 및 제3 절연층들을 순차적으로 형성하는 단계; 상기 제1, 제2 및 제3 절연층들을 식각하여 개구를 형성하는 단계; 상기 개구를 부분적으로 채우는 도전층을 형성하는 단계; 상기 개구의 적어도 일부를 채우는 제4 절연층을 형성하는 단계; 및 상기 기판의 가장자리의 적어도 일부를 제거하는 트리밍 단계를 포함할 수 있다.

公开(公告)号：KR101527535B1

公开(公告)日：2015-06-10

申请号：KR1020080103197

申请日：2008-10-21

Applicant: 삼성전자주식회사

Inventor： 현상진 ,  최시영 ,  신유균 ,  서강일 ,  조학주 ,  나훈주 ,  이효산 ,  박전웅 ,  이혜란 ,  홍형석

IPC: H01L21/324 ,  H01L21/3105

CPC classification number: H01L21/823842 ,  H01L21/82345 ,  H01L21/823462 ,  H01L21/823857

Abstract: 반도체소자및 그형성방법을제공한다. 이방법은기판상에단일층또는다층의금속산화막을형성하고, 금속산화막상에희생산화막을형성한다. 기판에열처리공정을수행한다. 열처리공정의공정온도에서, 희생산화막의형성자유에너지는금속산화막의형성자유에너지보다크다.

公开(公告)号：KR1020110107207A

公开(公告)日：2011-09-30

申请号：KR1020100026431

申请日：2010-03-24

Applicant: 삼성전자주식회사

Inventor： 나훈주 ,  현상진 ,  신유균 ,  박홍배 ,  홍석훈 ,  이혜란 ,  홍형석

IPC: H01L21/8238 ,  H01L21/336 ,  H01L29/78

CPC classification number: H01L21/823842 ,  H01L29/66545 ,  H01L21/8238 ,  H01L21/02225 ,  H01L21/0465 ,  H01L21/4763

Abstract: 반도체 소자 및 그 제조 방법이 제공된다. 이 방법에 따르면, 서로 이격된 제1 영역 및 제2 영역을 포함하는 기판이 준비되고, 상기 제1 영역 및 제2 영역 내에 각각 배치된 제1 및 제2 개구부들을 갖는 층간 절연막이 상기 기판 상에 형성되고, 상기 제1 및 제2 개구부들을 채우는 제1 도전막이 형성되고, 상기 제1 도전막을 식각하여, 상기 제1 개구부의 바닥면이 노출되고, 상기 제2 개구부 내에 상기 제1 도전막의 일부가 잔존되고, 상기 제2 개구부의 비어있는 윗 영역 및 상기 제1 개구부를 채우는 제2 도전막이 형성된다.

Abstract translation: 提供了一种半导体器件及其制造方法。 根据该方法，包括间隔开的衬底开的第一和制备第二区域，层间在基板上具有第一和第二区域中的第一和第二开口中的相应布置绝缘膜， 形成，并且，其中，所述形成的第一和所述膜是第一导电填充第二开口，和所述第一导电蚀刻停止，所述第一和第一开口而暴露的底表面上，所述第一导电膜的部分在开口的第二 并且形成第二导电膜以填充第二开口和第一开口的空的上部区域。

公开(公告)号：KR1020100033333A

公开(公告)日：2010-03-29

申请号：KR1020090041271

申请日：2009-05-12

Applicant: 삼성전자주식회사

Inventor： 박홍배 ,  조학주 ,  홍석훈 ,  현상진 ,  나훈주 ,  홍형석

IPC: H01L29/78

CPC classification number: H01L29/42312 ,  H01L21/02225 ,  H01L21/02576 ,  H01L21/02579 ,  H01L29/4232

Abstract: PURPOSE: An N type capping film and a semiconductor device and a method of formation thereof are provided to reduce flat band voltage. The threshold voltage of the metal gate electrode can be low made. CONSTITUTION: A first well domain(106) is arranged in a semiconductor substrate(100). A first gate electrode(140) is arranged on the first well domain. A first N type capping pattern(110), and a first P-type the capping pattern(130) and a first gate insulation pattern(120) are allowed in between the first well domain and the first gate electrode. The first N type capping pattern comprises at least one of laO, gdO, dyO, srO, baO and ErO. The first P-type capping pattern comprises an aluminum oxide film and an aluminum metal oxide layer.

Abstract translation: 目的：提供N型封盖膜和半导体器件及其形成方法以降低平带电压。 可以使金属栅电极的阈值电压低。 构成：在半导体衬底（100）中布置第一阱畴（106）。 第一栅电极（140）布置在第一阱结构域上。 第一N型封盖图案（110）和第一P型封盖图案（130）和第一栅极绝缘图案（120）被允许在第一阱区域和第一栅极电极之间。 第一N型封盖图案包括laO，gdO，dyO，srO，baO和ErO中的至少一种。 第一P型封盖图案包括氧化铝膜和铝金属氧化物层。

公开(公告)号：KR101692362B1

公开(公告)日：2017-01-05

申请号：KR1020110060773

申请日：2011-06-22

Applicant: 삼성전자주식회사

Inventor： 나훈주 ,  홍형석 ,  강상범 ,  현상진 ,  한정희 ,  이준희 ,  손혁준

IPC: H01L21/336 ,  H01L29/78

CPC classification number: H01L29/4958 ,  H01L21/82345 ,  H01L21/823828 ,  H01L21/823842 ,  H01L21/823857 ,  H01L27/0922 ,  H01L27/0928 ,  H01L29/517 ,  H01L29/66545 ,  H01L29/78

Abstract: 식각정지절연막을이용한반도체장치의제조방법이제공된다. 반도체장치제조방법은, 제1 및제2 영역이정의된기판을제공하고, 상기제1 및제2 영역에각각형성된제1 및제2 트렌치를포함하는층간절연막을형성하고, 상기층간절연막의상면, 상기제1 트렌치의측면및 바닥면, 상기제2 트렌치의측면및 바닥면을따라서, 게이트절연막을컨포말하게형성하고, 상기게이트절연막상에식각정지절연막을형성하고, 상기제1 및제2 트렌치를매립하도록제1 금속막을형성하고, 상기식각정지절연막을식각정지막으로이용하여, 상기제1 영역의상기제1 금속막을제거하는것을포함한다.

Abstract translation: 制造半导体的方法可以包括提供其中限定有第一和第二区域的基板，分别形成层间电介质层，该层间绝缘层包括分别形成在第一和第二区域中的第一和第二沟槽，并沿着顶表面保形地形成栅介电层 层间介质层，第一沟槽和侧面的侧表面和底表面以及第二沟槽的底表面。 可以在栅极介电层上形成蚀刻停止介电层，可以形成第一金属层以填充第一和第二沟槽，并且可以使用蚀刻停止介电层作为蚀刻来去除第一区域中的第一金属层 塞子。

公开(公告)号：KR1020160143160A

公开(公告)日：2016-12-14

申请号：KR1020150079367

申请日：2015-06-04

Applicant: 삼성전자주식회사

Inventor： 박문규 ,  나훈주 ,  송재열 ,  현상진

IPC: H01L21/8238

CPC classification number: H01L29/4966 ,  H01L21/82345 ,  H01L21/823842 ,  H01L27/092 ,  H01L29/42364 ,  H01L29/42376 ,  H01L29/517 ,  H01L29/66545 ,  H01L29/785

Abstract: 제1 도전형채널상의제1 영역및 제2 영역을갖는반도체기판및 상기제1 영역및 제2 영역상의제1 게이트패턴및 제2 게이트패턴을포함하고, 상기제1 게이트패턴은상기제1 영역상의제1 게이트절연패턴, 상기제1 게이트절연패턴상의제1 게이트배리어패턴, 및상기제1 게이트배리어패턴상의제1 일함수금속패턴을포함하고, 상기제2 게이트패턴은상기제2 영역상의제2 게이트절연패턴, 상기제2 게이트절연패턴상의제2 게이트배리어패턴, 및상기제2 게이트배리어패턴상의제2 일함수금속패턴을포함하고, 상기제1 게이트배리어패턴은상기제2 게이트배리어패턴과다른금속물질을포함하는반도체소자가설명된다.

Abstract translation: 半导体器件包括具有第一区域和第二区域的半导体衬底以及第一区域上的第一栅极图案和第二区域上的第二栅极图案。 第一栅极图案包括第一区域上的第一栅极绝缘图案，第一栅极绝缘图案上的第一栅极栅极图案和第一栅极阻挡图案上的第一功函数金属图案。 第二栅极图案包括第二区域上的第二栅极绝缘图案，第二栅极绝缘图案上的第二栅极栅极图案，以及第二栅极阻挡图案上的第二功函数金属图案。 第一栅极阻挡图案包括不同于第二栅极阻挡图案的金属材料。

公开(公告)号：KR101656444B1

公开(公告)日：2016-09-09

申请号：KR1020100006553

申请日：2010-01-25

Applicant: 삼성전자주식회사

Inventor： 이혜란 ,  박홍배 ,  현상진 ,  신유균 ,  홍석훈 ,  나훈주 ,  홍형석

IPC: H01L27/092

CPC classification number: H01L27/092 ,  H01L21/823842 ,  H01L21/82385 ,  H01L21/823871 ,  H01L23/485 ,  H01L27/0629 ,  H01L27/0805 ,  H01L27/0811 ,  H01L29/42376 ,  H01L29/4966 ,  H01L29/517 ,  H01L29/94 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 상보형 MOS(Complementary Metal Oxide Semiconductor; CMOS) 트랜지스터를제공할수 있다. 이를위해서, 반도체기판의제 1 및 2 영역들에제 1 및 2 배선구조체들이배치될수 있다. 상기제 1 및 2 영역들은반도체기판에서서로다른도전성들을가질수 있다. 상기제 1 및 2 배선구조체들은반도체기판상에위치할수 있다. 상기제 1 배선구조체는제 2 배선구조체와다른적층구조를가질수 있다. 상기상보형 MOS 트랜지스터는반도체장치에배치될수 있다. 더불어서, 상기반도체장치는반도체모듈에배치될수 있다.

Abstract translation: 提供了CMOS晶体管，具有晶体管的半导体器件和具有该器件的半导体模块。 CMOS晶体管可以包括分别设置在半导体衬底的第一和第二区域中的第一和第二互连结构。 半导体衬底的第一和第二区域可以具有不同的导电类型。 第一和第二互连结构可以设置在半导体衬底上。 第一互连结构可以具有与第二互连结构不同的堆叠结构。 CMOS晶体管可以设置在半导体器件中。 半导体器件可以设置在半导体模块中。

公开(公告)号：KR101591944B1

公开(公告)日：2016-02-11

申请号：KR1020090041271

申请日：2009-05-12

Applicant: 삼성전자주식회사

Inventor： 박홍배 ,  조학주 ,  홍석훈 ,  현상진 ,  나훈주 ,  홍형석

IPC: H01L29/78

Abstract: 본발명은반도체소자및 반도체소자의형성방법을제공한다. 이소자는반도체기판, 반도체기판에배치된제1 웰영역, 제1 웰영역상에배치된제1 게이트전극, 및제1 웰영역과제1 게이트전극사이에개재된제1 N형케핑패턴, 제1 P형케핑패턴, 및제1 게이트절연패턴을포함한다.