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公开(公告)号：KR102147360B1
公开(公告)日：2020-08-25
申请号：KR1020130147814
申请日：2013-11-29
Applicant: 삼성전자주식회사
IPC: G11C11/4096 , G11C11/4093 , G11C11/4076
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公开(公告)号：KR101806817B1
公开(公告)日：2017-12-11
申请号：KR1020100102178
申请日：2010-10-20
Applicant: 삼성전자주식회사
CPC classification number: G11C7/1057 , G11C29/022 , G11C29/028 , G11C2207/2254
Abstract: 반도체메모리장치의데이터출력버퍼는구동부및 제어부를포함한다. 구동부는외부핀에연결되고, 외부핀에연결된전송선에드라이버저항을제공하면서전송선을통하여외부로독출데이터를출력하는드라이버동작또는전송선에종단저항을제공하는터미네이션동작을선택적으로수행한다. 제어부는구동부에연결되고, 제1 동작모드에서외부핀의전압에기초하여드라이버저항및 종단저항의저항값을결정하고, 제2 동작모드에서구동부가드라이버동작또는터미네이션동작을선택적으로수행하도록제어한다. 데이터출력버퍼는드라이버저항또는종단저항을외부핀에연결된전송선의임피던스와정확하게매칭시킬수 있다.
Abstract translation: 半导体存储器件的数据输出缓冲器包括驱动器和控制单元。 连接到外部销驱动单元，并且，执行终止操作，以提供在驱动器操作的终端电阻器或传输线，以输出读取数据的同时向驾驶员提供一个可选的电阻器经由传输线连接到外部引脚的传输线的。 控制单元进行控制，以便连接到所述驱动单元，并且在基于所述外部管脚上的电压的第一工作模式，以确定驾驶员电阻的电阻和终端电阻，和驱动单元的驱动器的操作或在第二操作模式中的终止操作被选择性地执行 。 数据输出缓冲器可以精确地匹配驱动器电阻或终端电阻与连接到外部引脚的传输线的阻抗。
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公开(公告)号：KR101765060B1
公开(公告)日：2017-08-07
申请号：KR1020100087872
申请日：2010-09-08
Applicant: 삼성전자주식회사
Abstract: 반도체메모리장치의온-다이터미네이션(on-die termination, ODT) 회로는종단저항부및 종단제어부를포함한다. 상기종단저항부는외부핀에연결되고, 상기외부핀에연결된전송선에종단저항을제공한다. 상기종단제어부는상기종단저항부에연결되고, 데이터레이트를반영하는복수비트의스트렝쓰코드에응답하여상기종단저항의저항값을가변한다.
Abstract translation: 半导体存储器件的片上终端（ODT）电路包括终端电阻器部分和终端控制部分。 终端电阻器部分连接到外部引脚，并向连接到外部引脚的传输线路提供终端电阻。 终端控制部分连接到终端电阻部分，并且响应于反映数据速率的多个比特串代码而改变终端电阻的电阻值。
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公开(公告)号：KR101761188B1
公开(公告)日：2017-08-07
申请号：KR1020100089397
申请日：2010-09-13
Applicant: 삼성전자주식회사
Abstract: 반도체메모리장치는메모리어레이, 어드레스제어부및 로직회로를포함한다. 상기메모리어레이는제1 뱅크블록과제2 뱅크블록으로구분되는복수의뱅크들을구비한다. 상기어드레스제어부는상기메모리어레이를액세스한다. 상기로직회로는커맨드및 어드레스신호에기초하여제1 동작모드에서는상기제1 뱅크블록과상기제2 뱅크블록이공통으로동작되도록하고제2 동작모드에서는상기제1 뱅크블록과상기제2 뱅크블록이개별적으로동작되도록상기어드레스제어부를제어하는로직회로를포함한다.
Abstract translation: 该半导体存储器件包括存储器阵列，地址控制器和逻辑电路。 存储器阵列包括分成第一存储区块任务和两个存储区块的多个存储体。 地址控制单元访问存储器阵列。 其中，逻辑电路基于命令和地址信号使第一存储体块和第二存储体块在第一操作模式下共同操作并且在第二操作模式下使第一存储体块和第二存储体块操作， 以及用于控制地址控制器单独操作的逻辑电路。
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Patent Agency Ranking
公开(公告)号：KR101728068B1
公开(公告)日：2017-04-19
申请号：KR1020100051733
申请日：2010-06-01
Applicant: 삼성전자주식회사
CPC classification number: G11C29/702 , G11C7/10 , H01L22/22 , H01L25/0657 , H01L25/18 , H01L2224/16 , H01L2225/06541
Abstract: 관통전극의제조수율을높일수 있는적층반도체메모리장치및 이를포함하는메모리시스템이개시된다. 적층반도체메모리장치는프로세서칩의상부에적층된복수의메모리칩, 복수의관통전극(TSV) 및입출력버퍼들을포함한다. 관통전극들각각은상기메모리칩들을모두관통하고상기프로세서칩에연결된다. 입출력버퍼들은상기메모리칩들전부또는일부와상기관통전극들각각사이에결합되고, 상기관통전극들의상태에기초하여선택적으로활성화된다.
Abstract translation: 公开了能够提高贯通电极的制造成品率的叠层型半导体存储装置以及具备该叠层型半导体存储装置的存储系统。 堆叠半导体存储器件包括堆叠在处理器芯片上的多个存储器芯片，多个穿通电极（TSV）以及输入/输出缓冲器。 每个穿透电极穿透存储器芯片并连接到处理器芯片。 输入/输出缓冲器耦合在全部或部分存储器芯片与每个穿透电极之间，并且基于穿透电极的状态选择性地激活输入/输出缓冲器。
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公开(公告)号：KR1020170042121A
公开(公告)日：2017-04-18
申请号：KR1020150141643
申请日：2015-10-08
Applicant: 삼성전자주식회사
CPC classification number: H02M1/36 , G11C5/025 , G11C5/148 , H01L25/0657
Abstract: 파워-업시퀀스를제어하는반도체장치가개시된다. 반도체장치는복수개의칩들을포함하고, 칩들각각은내부전원전압들의생성순서를서로다르게제어하는파워-업시퀀스제어부를포함한다. 파워-업시퀀스제어부는반도체장치의파워-업시, 인가되는외부전원전압에따라발생되는전원안정화신호에응답하여내부전원전압의생성순서를변경한다. 이에따라, 내부전원전압들의생성에따라발생되는파워-업전류는균등하게분산된피크전류분포를가진다.
Abstract translation: 公开了一种用于控制加电顺序的半导体器件。 半导体器件包括多个芯片，并且每个芯片包括不同地控制内部供电电压的产生顺序的上电顺序控制单元。 加电顺序控制单元响应于根据在半导体器件加电时施加的外部电源电压而生成的电力稳定信号来改变内部电源电压的生成顺序。 因此，由产生内部电源电压所产生的上电电流具有均匀分布的峰值电流分布。
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公开(公告)号：KR101559501B1
公开(公告)日：2015-10-15
申请号：KR1020090030502
申请日：2009-04-08
Applicant: 삼성전자주식회사
CPC classification number: H03K5/1565 , H03K2005/0013
Abstract: 본발명은반도체집적회로에관한것으로, 구체적으로는, 지터를보상하는반도체집적회로및 지터보상방법에관한것이다. 본발명에따른반도체집적회로는전원의노이즈를검출하는노이즈검출회로; 제 1 클록을입력받고, 상기검출된노이즈에응답하여상기제 1 클록을지연시켜제 2 클록으로서출력하는클록지연회로; 및데이터및 상기전원을입력받고, 상기제 2 클록에동기하여상기데이터를출력하는데이터전송회로를포함한다. 본발명에따르면전원노이즈에영향을받지않고안정적으로데이터를판독하는것이가능하다.
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公开(公告)号：KR1020140113782A
公开(公告)日：2014-09-25
申请号：KR1020130026947
申请日：2013-03-13
Applicant: 삼성전자주식회사
IPC: G11C7/10
CPC classification number: H03K19/0005
Abstract: Disclosed are an on-die termination circuit which changes an offset code of a ZQ calibration circuit in response to a ZQ calibration result value, and a semiconductor device including the same. The on-die termination (ODT) circuit includes: a calibration unit, an offset-code generating unit, an adder, and an ODT unit. The calibration unit generates a pull-up code and a pull-down code. The offset code generates a pull-up offset code and a pull-down offset code based on a mode-register-set signal, the pull-up code, and the pull-down code. The adder adds the pull-up offset code and the pull-down offset code to the pull-up code and the pull-down code, respectively, and generates a pull-up calibration code and a pull-down calibration code. The ODT unit changes ODT resistance in response to the pull-up calibration code and the pull-down calibration code.
Abstract translation: 公开了一种片上终端电路，其响应于ZQ校准结果值改变ZQ校准电路的偏移码，以及包括该补偿码的半导体器件。 片上终端（ODT）电路包括：校准单元，偏移码生成单元，加法器和ODT单元。 校准单元生成一个上拉代码和一个下拉代码。 偏移代码基于模式寄存器设置信号，上拉代码和下拉代码产生上拉偏移代码和下拉偏移代码。 加法器分别将上拉偏移代码和下拉偏移代码加到上拉代码和下拉代码，并产生一个上拉校准代码和一个下拉校准代码。 ODT单元根据上拉校准代码和下拉校准代码改变ODT电阻。
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50.发明公开메모리 특성 정보를 저장하는 반도체 메모리 장치, 이를 포함하는 메모리 모듈, 메모리 시스템 및 반도체 메모리 장치의 동작방법 无效半导体存储器件存储器存储器特征信息，存储器模块和存储器系统及其操作方法
公开(公告)号：KR1020140043560A
公开(公告)日：2014-04-10
申请号：KR1020120105947
申请日：2012-09-24
Applicant: 삼성전자주식회사
IPC: G11C11/4063 , G11C11/4096
CPC classification number: G11C7/1072 , G11C7/1054 , G11C7/1063 , G11C7/1081 , G11C7/109 , G11C11/4076 , G11C11/4082 , G11C11/4093 , G11C11/4096 , G11C2029/4402
Abstract: Disclosed are a semiconductor memory device storing memory attribute information, a memory module and a memory system including the semiconductor memory device, and an operation method of the semiconductor memory device. The semiconductor memory device according to an embodiment of the present invention includes: a cell array including multiple areas; a command decoder generating internal commands by decoding commands; and an information storage unit which stores attribute information of at least a partial area in the multiple areas. The attribute information of the areas corresponding to a first row address is provided to outside when a first command and the first row address following the first command are received.
Abstract translation: 公开了存储存储器属性信息的半导体存储器件，包括半导体存储器件的存储器模块和存储器系统以及半导体存储器件的操作方法。 根据本发明的实施例的半导体存储器件包括：包括多个区域的单元阵列; 命令解码器，通过解码命令产生内部命令; 以及信息存储单元，其存储多个区域中的至少部分区域的属性信息。 当接收到第一命令和第一命令之后的第一行地址时，将与第一行地址对应的区域的属性信息提供给外部。
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