-
公开(公告)号：KR101806817B1
公开(公告)日：2017-12-11
申请号：KR1020100102178
申请日：2010-10-20
Applicant: 삼성전자주식회사
CPC classification number: G11C7/1057 , G11C29/022 , G11C29/028 , G11C2207/2254
Abstract: 반도체메모리장치의데이터출력버퍼는구동부및 제어부를포함한다. 구동부는외부핀에연결되고, 외부핀에연결된전송선에드라이버저항을제공하면서전송선을통하여외부로독출데이터를출력하는드라이버동작또는전송선에종단저항을제공하는터미네이션동작을선택적으로수행한다. 제어부는구동부에연결되고, 제1 동작모드에서외부핀의전압에기초하여드라이버저항및 종단저항의저항값을결정하고, 제2 동작모드에서구동부가드라이버동작또는터미네이션동작을선택적으로수행하도록제어한다. 데이터출력버퍼는드라이버저항또는종단저항을외부핀에연결된전송선의임피던스와정확하게매칭시킬수 있다.
Abstract translation: 半导体存储器件的数据输出缓冲器包括驱动器和控制单元。 连接到外部销驱动单元，并且，执行终止操作，以提供在驱动器操作的终端电阻器或传输线，以输出读取数据的同时向驾驶员提供一个可选的电阻器经由传输线连接到外部引脚的传输线的。 控制单元进行控制，以便连接到所述驱动单元，并且在基于所述外部管脚上的电压的第一工作模式，以确定驾驶员电阻的电阻和终端电阻，和驱动单元的驱动器的操作或在第二操作模式中的终止操作被选择性地执行 。 数据输出缓冲器可以精确地匹配驱动器电阻或终端电阻与连接到外部引脚的传输线的阻抗。
-
公开(公告)号：KR101728068B1
公开(公告)日：2017-04-19
申请号：KR1020100051733
申请日：2010-06-01
Applicant: 삼성전자주식회사
CPC classification number: G11C29/702 , G11C7/10 , H01L22/22 , H01L25/0657 , H01L25/18 , H01L2224/16 , H01L2225/06541
Abstract: 관통전극의제조수율을높일수 있는적층반도체메모리장치및 이를포함하는메모리시스템이개시된다. 적층반도체메모리장치는프로세서칩의상부에적층된복수의메모리칩, 복수의관통전극(TSV) 및입출력버퍼들을포함한다. 관통전극들각각은상기메모리칩들을모두관통하고상기프로세서칩에연결된다. 입출력버퍼들은상기메모리칩들전부또는일부와상기관통전극들각각사이에결합되고, 상기관통전극들의상태에기초하여선택적으로활성화된다.
Abstract translation: 公开了能够提高贯通电极的制造成品率的叠层型半导体存储装置以及具备该叠层型半导体存储装置的存储系统。 堆叠半导体存储器件包括堆叠在处理器芯片上的多个存储器芯片，多个穿通电极（TSV）以及输入/输出缓冲器。 每个穿透电极穿透存储器芯片并连接到处理器芯片。 输入/输出缓冲器耦合在全部或部分存储器芯片与每个穿透电极之间，并且基于穿透电极的状态选择性地激活输入/输出缓冲器。
-
公开(公告)号：KR101593603B1
公开(公告)日：2016-02-15
申请号：KR1020090007059
申请日：2009-01-29
Applicant: 삼성전자주식회사
IPC: G11C11/406 , G11C7/04
CPC classification number: G01K1/02 , G01K7/32 , G01K2219/00
Abstract: 본발명은반도체장치의온도감지회로를공개한다. 이회로는상기의목적을달성하기위한본 발명의반도체장치의온도감지회로는온도변화에따라가변하는코드신호를출력하는코드신호발생부; 코드신호및 제어신호를인가받아비교하여비교신호를출력하는비교기; 비교신호에응답하여온도변화와상관없이주기가일정하게토글되는기준클럭을생성하는기준클럭생성부; 기준클럭의수를카운트하여기준온도코드신호를생성하고오프셋 값을이용하여기준온도코드신호를변경하여최종온도코드신호를출력하는최종온도코드신호발생부를구비하는것을특징으로한다. 따라서, 본발명에의할경우반도체장치의온도데이터가미세조절되고선형적으로조절되어정확한목표온도코드값들을생성할수 있고반도체장치의성능을개선할수 있다.
-
-
公开(公告)号：KR1020110131976A
公开(公告)日：2011-12-07
申请号：KR1020100051733
申请日：2010-06-01
Applicant: 삼성전자주식회사
CPC classification number: G11C29/702 , G11C7/10 , H01L22/22 , H01L25/0657 , H01L25/18 , H01L2224/16 , H01L2225/06541 , G11C5/06 , G11C5/02
Abstract: PURPOSE: A laminate semiconductor memory device, a memory system including the same, and a method for repairing a penetration electrode defect are provided to improve yield by repairing the penetration electrode defect. CONSTITUTION: A plurality of memory chips(120-150) are laminated on the upper side of a processor chip(110). A plurality of penetration electrodes(161) pass through the memory chips. Input and output buffers are combined between the memory chips and the penetration electrodes and selectively activated based on the defective status of the penetration electrodes. The input and output buffers are included in the memory chips.
Abstract translation: 目的：提供一种叠层半导体存储器件，包括该层压半导体存储器件的存储器系统和用于修复穿透电极缺陷的方法，以通过修复穿透电极缺陷来提高产率。 构成：在处理器芯片（110）的上侧层叠多个存储器芯片（120-150）。 多个穿透电极（161）穿过存储器芯片。 输入和输出缓冲器组合在存储器芯片和穿透电极之间，并且基于穿透电极的缺陷状态选择性地激活。 输入和输出缓冲器包含在存储器芯片中。
-
Patent Agency Ranking
公开(公告)号：KR101398194B1
公开(公告)日：2014-05-26
申请号：KR1020080005043
申请日：2008-01-16
Applicant: 삼성전자주식회사
CPC classification number: H03K19/0175 , H03F2203/45522
Abstract: 넓은 주파수 범위에서 동작할 수 있는 버퍼가 개시된다. 상기 버퍼는 차동 입력 단자들과 차동 출력 단자들을 포함하는 차동 증폭기와, 각각이 각각의 피드백 저항을 포함하는 다수의 피드백 인버터들과, 각각이 상기 차동 출력 단자들 각각과 상기 다수의 피드백 인버터들 각각의 입력 단자 사이에 접속된 다수의 용량성 소자들을 포함한다. 상기 각각의 피드백 저항의 저항값은 플래그 신호에 응답하여 조절된다.
AC 커플링, DC 커플링, 차단주파수-
公开(公告)号：KR101290764B1
公开(公告)日：2013-07-30
申请号：KR1020070106953
申请日：2007-10-24
Applicant: 삼성전자주식회사
IPC: G11C7/00
CPC classification number: G11C7/22 , G11C7/1051 , G11C7/1057 , G11C7/1078 , G11C7/1084 , G11C7/222 , G11C11/4076
Abstract: 입력 데이터에 대한 크로스 토크 및 스위칭 노이즈를 줄이거나 최소화하여 고속동작을 수행할 수 있는 반도체 메모리 장치가 개시된다. 그러한 반도체 메모리 장치는, 클럭단을 가지며 각기 1비트의 데이터를 수신하는 단위 입력부를 복수로 갖는 데이터 입력부와; 인가되는 클럭을 차별적으로 각기 지연하여 각기 대응되는 상기 단위 입력부의 클럭단에 인가하는 클럭 지연부를 입력 회로부로서 구비한다. 본 발명에 따른 반도체 메모리 장치에 따르면, 타임 분할적으로 입력 데이터의 샘플링 동작이 일어나므로, 인접 입력 데이터 간의 간섭이 배제되어 크로스 토크 및 스위칭 노이즈가 대폭적으로 줄어드는 효과가 있다.
반도체 메모리 장치, 크로스 토크, 스위칭 노이즈, 클럭 스큐, 데이터 트레이닝-
公开(公告)号：KR1020110056124A
公开(公告)日：2011-05-26
申请号：KR1020090112814
申请日：2009-11-20
Applicant: 삼성전자주식회사
IPC: G11C11/4096 , G11C11/4093 , G11C11/4076
CPC classification number: G11C7/225 , G06F1/06 , G11C7/02 , G11C7/1078 , G11C7/109 , G11C7/22 , G11C7/222 , G11C11/4076 , G11C11/4093
Abstract: PURPOSE: A memory controller, a memory device and a memory system are provided to improve data transfer properties by being synchronized with an improved clock signal and transferring a data signal between a memory device and a memory controller. CONSTITUTION: In a memory controller, a memory device, and a memory system, control logic(110) generates a plurality of command signals. The plurality of command signals drives the memory device. A data I/O part(130) supplies write data to the memory device. The data I/O part receives read out data. A first clock signal generator generates a first clock signal. A clock activation controller(151) controls the activation of the first clock signal.
Abstract translation: 目的：提供存储器控制器，存储器件和存储器系统，以通过与改进的时钟信号同步并在存储器件和存储器控制器之间传送数据信号来改善数据传输特性。 构成：在存储器控制器，存储器件和存储器系统中，控制逻辑（110）产生多个命令信号。 多个命令信号驱动存储器件。 数据I / O部分（130）向存储器件提供写入数据。 数据I / O部分接收读出的数据。 第一时钟信号发生器产生第一时钟信号。 时钟激活控制器（151）控制第一时钟信号的激活。
-
公开(公告)号：KR1020090041461A
公开(公告)日：2009-04-29
申请号：KR1020070106953
申请日：2007-10-24
Applicant: 삼성전자주식회사
IPC: G11C7/00
CPC classification number: G11C7/22 , G11C7/1051 , G11C7/1057 , G11C7/1078 , G11C7/1084 , G11C7/222 , G11C11/4076
Abstract: A semiconductor memory device having an input circuit is provided to reduce cross-talk and switching noise by excluding interference between adjacent data. A data Input part(200) comprises a clock stage and a plurality of unit input parts which respectively receives data of the single bit. A clock delay part(300) delays the applied clock differentially and applies delayed clock to the clock terminal of unit input part. The data Input part comprises 8 unit input units(21-28), and the clock delay part comprises the unit delay(31-38) corresponding to the number of the unit input unit.
Abstract translation: 提供具有输入电路的半导体存储器件，通过排除相邻数据之间的干扰来减少串扰和开关噪声。 数据输入部分（200）包括时钟级和分别接收单个位的数据的多个单位输入部分。 时钟延迟部分（300）差分地延迟施加的时钟，并将延迟的时钟施加到单元输入部分的时钟端子。 数据输入部分包括8个单位输入单元（21-28），时钟延迟部分包括与单位输入单元数相对应的单位延迟（31-38）。
-
公开(公告)号：KR1020140039948A
公开(公告)日：2014-04-02
申请号：KR1020120147510
申请日：2012-12-17
Applicant: 삼성전자주식회사
CPC classification number: G11C29/12015 , G11C29/10 , G11C29/36 , G11C2207/105
Abstract: Disclosed is a detection clock pattern generating method of a semiconductor memory device. The detection clock pattern generating method includes the steps of: generating detection clock patterns, which are the same as each other, through a plurality of detection clock output pins when an output selection control signal is in a first state; and generating detection clock patterns, which are different from each other, through the detection clock output pins when the output selection control signal is in a second state which is different from the first state. Thereby, electromagnetic wave noises are minimized or reduced.
Abstract translation: 公开了一种半导体存储器件的检测时钟模式产生方法。 检测时钟模式产生方法包括以下步骤：当输出选择控制信号处于第一状态时，通过多个检测时钟输出引脚产生彼此相同的检测时钟模式; 以及当所述输出选择控制信号处于与所述第一状态不同的第二状态时，通过所述检测时钟输出引脚产生彼此不同的检测时钟图案。 从而使电磁波噪声最小化或减小。
-
-
-
-
-
-
-
-
-
Search Results
19
records
(took 0.023 seconds)
