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公开(公告)号：KR1019970008208A
公开(公告)日：1997-02-24
申请号：KR1019950020767
申请日：1995-07-14
Applicant: 삼성전자주식회사
IPC: G11C29/00
Abstract: 1. 청구범위에 기재된 발명이 속하는 기술 분야
번인 전압을 자동으로 감지하고 번인 모드의 로직 레벨을 발생시키는 반도체 메모리 장치의 번인 테스트 모드 구동 회로에 관한 것이다.
2.발명이 해결하려고 하는 기술적 과제
사용자에게 보장되는 동작전압이 아닌 상기 테스트 전압이 자동으로 감지되어 스택틱 워드라인 인에이블 상태로 전환되는 번인 테스트 모드 구동 회로를 제공함에 있다.
3.발명의 해결방법의 요지
번인 테스트 모드 전압이 감지되는 전압 감지 회로부와, 상기 전압 감지 회로부의 출력과 기준전압과 비교되어 증폭출력되는 비교증폭부와, 순간적인 전원 쇼트 펄스 및 오동작으로 소자가 번인 테스트 모드로 진입함을 방지하며 실제적인 번인 테스트 모드의 초기상태를 감지하여 원하는 레벨을 만들고 일정시간 번인 테스트 시간이 유지되어야만 상기 전압 감지 회로부터 출력 레벨에 응답되어 상기 테스트 로직 레벨이 생성되는 시간 감지 회로부를 가지는 것을 요지로 한다.
4.발명의 중요한 용도
반도체 메모리 장치의 번인 테스트 모드 구동 회로에 적합하게 사용된다.-
公开(公告)号：KR1020140132986A
公开(公告)日：2014-11-19
申请号：KR1020130052429
申请日：2013-05-09
Applicant: 삼성전자주식회사
IPC: H04N5/50
CPC classification number: H04N21/4384 , H04N21/42623 , H04N21/4263 , H04N21/4312 , H04N21/4405 , H04N21/44222 , H04N21/4821
Abstract: 본 발명에 따른 방송수신장치는, 복수의 튜너를 포함하는 수신부와, 상기 수신부를 통해 수신되는 영상을 저장할 수 있는 저장부, 및 상기 복수의 튜너 중 시청 중인 영상을 튜닝하지 않는 적어도 하나의 튜너를 통해 복수의 채널을 기 설정된 시간 동안 번갈아 튜닝하도록 제어하고, 상기 적어도 하나의 튜너에서 튜닝한 영상에 기초하여 각 채널에 대응하는 채널정보영상을 상기 저장부에 저장하도록 제어하는 제어부를 포함한다.
Abstract translation: 根据本发明的广播接收装置包括：接收单元，包括多个调谐器，存储单元，其存储通过接收单元接收的图像;以及控制单元，其控制多个通道以备选地调谐预设 至少一个调谐器，其不调谐用户在多个调谐器中观看的图像，并且基于至少一个调谐器中的调谐图像来控制与要存储在存储单元中的每个频道对应的频道信息图像。
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公开(公告)号：KR1020140105674A
公开(公告)日：2014-09-02
申请号：KR1020130019427
申请日：2013-02-22
Applicant: 삼성전자주식회사
IPC: G06Q30/02
CPC classification number: G06Q30/0236 , G06Q30/0224
Abstract: In the present invention, a portable device of a user transmits a coupon list request including location information to a server that provides a coupon. Based on the location information included in the coupon list request, the server transmits a coupon list including coupons available to be used in surrounding areas of the portable device, to the portable device.
Abstract translation: 在本发明中，用户的便携式设备向提供优惠券的服务器发送包括位置信息的优惠券列表请求。 基于包含在优惠券列表请求中的位置信息，服务器将可用于便携式设备的周围区域的优惠券的优惠券列表发送到便携式设备。
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公开(公告)号：KR1020100076787A
公开(公告)日：2010-07-06
申请号：KR1020080134956
申请日：2008-12-26
Applicant: 삼성전자주식회사
CPC classification number: G01C21/36
Abstract: PURPOSE: A method and an apparatus for generating and searching the trajectory content of a navigation device are intended to provide a trajectory service using a trajectory content including trajectory data and multimedia data. CONSTITUTION: A method for searching the trajectory content of a navigation device is as follows. A predetermined search area is set around a current position(505). A first parcel information included in the search area and a second parcel information including the link information of a specific trajectory content are extracted(510,515). According to the comparison result of the second parcel information and the first parcel information, it is determined whether the specific trajectory content is included in the set search area(520). The IDs of the first parcels included in the search area are extracted(525). The ID of the links which are used as an intermediate road between a destination point and a start point is extracted from the specific trajectory content. The IDs of the second parcels including the ID of the extracted links are extracted.
Abstract translation: 目的：用于产生和搜索导航装置的轨迹内容的方法和装置旨在使用包括轨迹数据和多媒体数据的轨迹内容来提供轨迹服务。 构成：用于搜索导航装置的轨迹内容的方法如下。 在当前位置周围设置预定搜索区域（505）。 提取包括在搜索区域中的第一包裹信息和包括特定轨迹内容的链接信息的第二包裹信息（510,515）。 根据第二包裹信息和第一包裹信息的比较结果，确定特定轨迹内容是否包括在集合搜索区域（520）中。 提取包括在搜索区域中的第一包裹的ID（525）。 从特定轨迹内容中提取用作目的地点和起始点之间的中间道路的链路的ID。 提取包括提取的链接的ID的第二包裹的ID。
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公开(公告)号：KR100515023B1
公开(公告)日：2006-05-12
申请号：KR1019970057921
申请日：1997-11-04
Applicant: 삼성전자주식회사
IPC: H01L27/085
Abstract: 본 발명에 따른 집적 회로는 적어도 2 개의 직렬로 연결된 다이나믹 회로들과 상기 다이나믹 회로들 사이에 연결된 스태틱 회로를 구비한다. 이로써, 상기 다이나믹 회로들 중 전단 출력이 노이즈 (예컨대, 전원 노이즈 또는 인접한 신호 라인에 의한 커플링)에 의해서 가변되어 다음 단의 다이나믹 회로의 입력에 영향을 미치는 경우, 본 발명에 따른 스태틱 회로에 의해서 방지될 수 있다.
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Patent Agency Ranking
公开(公告)号：KR100372249B1
公开(公告)日：2003-02-19
申请号：KR1020000066347
申请日：2000-11-09
Applicant: 삼성전자주식회사
IPC: G11C11/4063
CPC classification number: G11C11/4085 , G11C11/406
Abstract: Disclosed is a semiconductor memory device, comprising a plurality of sub-word line drivers arranged at all memory cell array blocks in the direction of bit lines and respectively shared by two memory cell array blocks, a plurality of block sense amplifiers arranged at all memory cell array blocks in the direction of word lines and respectively shared by two memory cell array blocks, a plurality of circuit blocks respectively arranged at conjunction areas where areas accommodating sub-word line drivers and block sense amplifiers are crossed; said conjunction areas comprising one or more LA drivers adapted to drive block sense amplifiers, one or more PXiD circuits adapted to generate driving control signals to control sub-word line drivers, and-one or more BSYD circuits adapted to selectively enables LA drivers in response to transmitted block control signals; and a plurality of block control units adapted to generate upper and lower block control signals by combining column and row block address decoding signals and simultaneously activating two or more BSYD circuits with the block control signals.
Abstract translation: 公开了一种半导体存储器件，包括多个子字线驱动器，多个子字线驱动器在位线的方向上布置在所有存储器单元阵列块上并且分别由两个存储器单元阵列块共享，多个块读出放大器布置在所有存储器单元 阵列块在字线方向上并且分别由两个存储单元阵列块共享，多个电路块分别布置在容纳子字线驱动器和块读出放大器的区域交叉的结合区域处; 所述连接区域包括适于驱动区块读出放大器的一个或多个LA驱动器，适于产生驱动控制信号以控制子字线驱动器的一个或多个PXiD电路，以及 - 一个或多个BSYD电路，适于选择性地使LA驱动器响应 发送块控制信号; 以及多个块控制单元，其适于通过组合列和行块地址解码信号来生成上块和下块控制信号，并同时利用块控制信号来激活两个或更多个BSYD电路。
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公开(公告)号：KR1020010010009A
公开(公告)日：2001-02-05
申请号：KR1019990028681
申请日：1999-07-15
Applicant: 삼성전자주식회사
IPC: G11C11/406
Abstract: PURPOSE: A circuit is provided to minimize a timing skew between an inner data and an inner out enable signal, and also a circuit is provided to generate a control signal suitable to a data outputting circuit of a synchronous semiconductor device capable of minimizing a timing skew between an inner out enable signal and an output data CONSTITUTION: A control signal includes a clock control signal generating portion(22) and an output enable control signal generating portion(24). The clock control signal generating portion generates a clock controlling signal necessary for generating an inner data in response to a source clock. The output enable control signal generating portion generates an output enable controlling signal necessary for generating an inner out enable signal to align timing to the time when the clock controlling signal is generated so that an output data is normally outputted, in response to the source clock of the clock controlling signal generating portion.
Abstract translation: 目的：提供电路以最小化内部数据和内部输出使能信号之间的定时偏移，并且还提供电路以产生适于能够最小化定时偏移的同步半导体器件的数据输出电路的控制信号 内部使能信号和输出数据之间构成：控制信号包括时钟控制信号产生部分（22）和输出使能控制信号产生部分（24）。 时钟控制信号产生部分响应于源时钟产生产生内部数据所需的时钟控制信号。 输出使能控制信号产生部分产生一个产生内部输出使能信号所需的输出使能控制信号，以使定时与时钟控制信号产生的时间对齐，从而响应于源时钟 时钟控制信号产生部分。
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公开(公告)号：KR1020000013737A
公开(公告)日：2000-03-06
申请号：KR1019980032774
申请日：1998-08-12
Applicant: 삼성전자주식회사
IPC: G11C29/00
CPC classification number: G11C29/781
Abstract: PURPOSE: A true/complement redundancy scheme is provided to improve an operation speed of redundancy. CONSTITUTION: The true/complement redundancy scheme comprises: a plurality of memory blocks sharing main word lines, the respective block further comprising a plurality of sub word lines, a plurality of bit lines transposed with the sub word lines and a plurality of memory cells in the transposed position of the sub word lines and the bit lines; a plurality of block sense amplifier circuits connected to the cell blocks; a redundant memory block having a plurality of redundant bit lines to which a plurality of redundant memory cells are connected, disposed in the same region as one of the memory blocks; a redundancy controller for generating a sense amplifier control signal, a first selection signal and a second selection signal in response to column address signals when a memory cell addressed by row and column address signals supplied through an address buffer circuit from the exterior is a defect cell; and a redundant decoder circuit for selecting at least one of the redundant columns in response to the second selection signals.
Abstract translation: 目的：提供真实/补充冗余方案，以提高冗余的操作速度。 构成：真/补码冗余方案包括：共享主字线的多个存储块，各块进一步包括多个子字线，多个位线与副字线和多个存储单元 子字线和位线的转置位置; 连接到所述单元块的多个块读出放大器电路; 冗余存储器块，其具有多个冗余存储器单元连接的多个冗余位线，所述多个冗余存储单元设置在与所述存储器块之一相同的区域中; 冗余控制器，用于当从外部通过地址缓冲器电路提供的由行和列地址信号寻址的存储器单元是缺陷单元时，响应于列地址信号而产生读出放大器控制信号，第一选择信号和第二选择信号 ; 以及用于响应于第二选择信号来选择至少一个冗余列的冗余解码器电路。
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公开(公告)号：KR100210048B1
公开(公告)日：1999-07-15
申请号：KR1019960076756
申请日：1996-12-30
Applicant: 삼성전자주식회사
IPC: G11C11/413
Abstract: 본 발명은 반도체 메모리 장치의 프리디코더 제어회로에 관한 것으로, 본 발명의 요지에서는 시스템으로부터의 제1클럭이 실린 블록 디코딩 어드레스 신호에 제2클럭이 함께 동기화되도록 하는 제1 및 제2블럭 선택 어드레스 발생회로를 통하여 블록 선택 어드레스를 발생하고 이를 로우 어드레스 및 칼럼 어드레스와 프리디코딩하기 위한 제1프리디코더 및 제2프리디코더를 가지는 반도체 메모리 장치의 프리디코더 제어회로에 있어서, 각각이 블록 인에이블 리페어 신호와 블록 디코딩 어드레스 신호를 게이트 입력으로 하며 외부전원전압단자와 상기 제1블록 선택 어드레스 발생회로의 출력단 사이에 직렬 접속되어 상기 출력단의 프리차아지 및 블록 리페어시 상기 외부전원전압의 인입을 차단하기 위한 프리차아지 회로와, 상기 제1클럭이 실린 블� � 디코딩 신호 및 제2클럭을 두입력으로 멀티플렉싱하기 위한 멀티플렉서와 상기 멀티플렉서 출력단과 게이트 입력단이 접속되며 소오스 및 드레인이 각각이 접지전압단자 및 상기 제1블록 선택 어드레스 발생회로의 출력단에 접속되어 상기 제1클럭이 실린 블록 디코딩 신호 및 제2클럭이 인에이블될시 상기 제1블록 선택 어드레스 발생회로의 출력단의 전하를 방전시켜 디코딩될 블록 선택 어드레스를 우선적으로 인에이블시키기 위한 방전 트랜지스터로 구성된 레벨 셋팅회로를 가짐을 특징으로 한다.
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公开(公告)号：KR1019980040805A
公开(公告)日：1998-08-17
申请号：KR1019960060042
申请日：1996-11-29
Applicant: 삼성전자주식회사
IPC: G11C11/408
Abstract: 본 발명은 고주파 버스트 동작기능을 가지는 반도체 메모리 장치에 관한 것으로, 고속 버스트 동작에 대한 사이클 타임에서도 충분한 동작을 보장하기 위해, 외부 어드레스를 수신하여 홀수번째 버스트 어드레스를 연속으로 발생하는 제1버스트 카운터와, 상기 외부 어드레스를 수신하여 짝수번째 버스트 어드레스를 연속으로 발생하는 제2버스트 카운터와, 인가되는 선택클럭에 응답하여 상기 홀수 및 짝수번째 버스트 어드레스를 다중화하여 내부 버스트 어드레스로서 출력하는 멀티플렉싱부를 가지는 버스트 어드레스 발생회로를 구비한다.
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