-
-
公开(公告)号：KR101912579B1
公开(公告)日：2018-10-30
申请号：KR1020120099382
申请日：2012-09-07
Applicant: 삼성전자주식회사
IPC: H01L21/336 , H01L29/78
CPC classification number: H01L29/66545 , H01L21/28088 , H01L21/28202 , H01L21/823462 , H01L29/4966 , H01L29/517 , H01L29/518
Abstract: 반도체장치의제조방법의제공된다. 반도체장치의제조방법은, 기판상에형성되고제1 물질을포함하는더미게이트절연막과, 게이트절연막의적어도일측에형성되고제1 물질을포함하는스페이서를제공하고, 제1 공정을통해더미게이트절연막에포함된제1 물질을제거하고, 제1 공정과다른제2 공정을통해제1 물질이제거된더미게이트절연막을제거하고, 기판상에순차적으로게이트절연막과게이트전극구조물을형성하는것을포함한다.
-
公开(公告)号：KR1020170036599A
公开(公告)日：2017-04-03
申请号：KR1020160104477
申请日：2016-08-17
Applicant: 삼성전자주식회사
Abstract: 비접촉센서를이용한반도체소자형성방법, 그의구조에관한것이다. 그의제조방법은, 기판의활성영역, 및상기활성영역과다른측정영역들내에제1 및제2 핀패턴들을각각형성하고, 상기제1 및제2 핀패턴들을가로지르는제1 및제2 게이트전극들을각각형성하고, 상기제2 게이트전극들의접촉전위차를측정하여상기측정된접촉전위차를근거로상기제1 게이트전극들의문턱전압을검출하는것을포함한다.
Abstract translation: 一种使用非接触式传感器形成半导体器件的方法及其结构。 该方法包括分别在衬底的有源区中和与有源区不同的测量区中形成第一和第二引脚图案，分别在第一和第二引脚图案上形成第一和第二栅电极 并且测量第二栅电极的接触电势差并且基于测量的接触电势差检测第一栅电极的阈值电压。
-
公开(公告)号：KR1020150068084A
公开(公告)日：2015-06-19
申请号：KR1020130153863
申请日：2013-12-11
Applicant: 삼성전자주식회사
IPC: H01L21/336
CPC classification number: H01L21/28247 , H01L21/02532 , H01L21/02576 , H01L21/02579 , H01L21/0262 , H01L21/02636 , H01L21/28518 , H01L21/76829 , H01L21/76843 , H01L21/76855 , H01L21/76897 , H01L29/6653 , H01L29/66545 , H01L29/66628
Abstract: 반도체장치의제조방법에서, 기판상에순차적으로적층된더미게이트전극및 게이트마스크를포함하는더미게이트구조물을형성한다. 더미게이트구조물측벽상에스페이서를형성한다. 게이트마스크를제거하여더미게이트전극을노출시키며, 이때스페이서상부에리세스(recess)가형성된다. 리세스를채우는캐핑막패턴을형성한다. 노출된더미게이트전극을게이트전극으로대체한다.
Abstract translation: 在制造半导体器件的方法中，形成包括依次层叠在基板上的栅极掩模的伪栅极电极和虚拟栅极结构。 在虚拟栅极结构的侧壁上形成间隔物。 通过去除栅极掩模来暴露伪栅电极，并且此时在空间的上部形成凹部。 形成填充凹部的封盖膜图案。 暴露的虚拟栅电极被栅电极代替。
-
45.发明公开
公开(公告)号：KR1020140035683A
公开(公告)日：2014-03-24
申请号：KR1020120102246
申请日：2012-09-14
Applicant: 삼성전자주식회사
Inventor： 정형석
IPC: H04L27/00
CPC classification number: H04L1/0003
Abstract: A data transmitting device is provided. The data transmitting device comprises: a data receiving unit for receiving first transmission data to be provided to a first terminal and second transmission data to be transmitted to a second terminal; a channel quality measurement unit for measuring the first receiving sensitivity of a channel coupled with the first terminal and the second receiving sensitivity of a channel coupled with the second terminal; a modulating unit for determining a modulation scheme capable of transmitting at least part of the second transmission data to the second terminal with transmitting at least part of the first transmission data to the first terminal based on the measured first receiving sensitivity and the measured second receiving sensitivity, and transmitting an encoded modulation data to the first terminal and the second terminal based on the modulation scheme.
Abstract translation: 提供数据发送装置。 数据发送装置包括：数据接收单元，用于接收要提供给第一终端的第一发送数据和要发送到第二终端的第二发送数据; 信道质量测量单元，用于测量与第一终端耦合的信道的第一接收灵敏度和与第二终端耦合的信道的第二接收灵敏度; 调制单元，用于基于所测量的第一接收灵敏度和所测量的第二接收灵敏度来确定能够将至少部分第二传输数据发送到第二终端的调制方案，将至少部分第一传输数据发送到第一终端 ，并且基于所述调制方案向所述第一终端和所述第二终端发送编码的调制数据。
-
Patent Agency Ranking
公开(公告)号：KR1020140035680A
公开(公告)日：2014-03-24
申请号：KR1020120102241
申请日：2012-09-14
Applicant: 삼성전자주식회사
IPC: H01L29/78 , H01L21/336
CPC classification number: H01L29/78 , H01L21/28176 , H01L21/28194 , H01L21/823842 , H01L21/823857 , H01L29/4966 , H01L29/513 , H01L29/517 , H01L29/66545
Abstract: A semiconductor device is provided. The semiconductor device includes: an interlayer dielectric which is formed on a substrate and includes a trench; a gate insulating layer which is formed in the trench; a diffusion layer which is formed on the gate insulating layer and includes a first diffusion material; a gate metal structure which is formed on the diffusion layer and includes a second diffusion material; and a diffusion barrier layer which is formed between the gate metal structure and the diffusion layer and prevents the second diffusion material in the gate metal structure from being diffused. The first diffusion material diffused from the diffusion layer is on or in the gate insulating layer.
Abstract translation: 提供半导体器件。 半导体器件包括：层间电介质，其形成在衬底上并且包括沟槽; 形成在沟槽中的栅极绝缘层; 扩散层，其形成在所述栅极绝缘层上并且包括第一扩散材料; 栅极金属结构，其形成在所述扩散层上并且包括第二扩散材料; 以及形成在栅极金属结构和扩散层之间并且防止栅极金属结构中的第二扩散材料扩散的扩散阻挡层。 从扩散层扩散的第一扩散材料在栅极绝缘层上或栅极绝缘层中。
-
公开(公告)号：KR1020140032728A
公开(公告)日：2014-03-17
申请号：KR1020120099382
申请日：2012-09-07
Applicant: 삼성전자주식회사
IPC: H01L21/336 , H01L29/78
CPC classification number: H01L29/66545 , H01L21/28088 , H01L21/28202 , H01L21/823462 , H01L29/4966 , H01L29/517 , H01L29/518
Abstract: A method for fabricating a semiconductor device is provided. The method for fabricating a semiconductor device includes: providing a dummy gate insulating layer including a first material and formed on a substrate, and a spacer including a first material and formed on at least one side of the gate insulating layer; removing the first material of the dummy gate insulating layer by a first process; removing the dummy gate insulating layer where the first material is removed by a second process which is different from the first process; and forming a gate insulating layer and a gate electrode structure successively on the substrate.
Abstract translation: 提供一种制造半导体器件的方法。 制造半导体器件的方法包括：提供包括第一材料并形成在衬底上的虚拟栅极绝缘层和包括第一材料并且形成在栅极绝缘层的至少一侧上的间隔物; 通过第一工序去除所述虚拟栅极绝缘层的第一材料; 通过与第一工艺不同的第二工序去除去除第一材料的虚拟栅极绝缘层; 以及在所述基板上依次形成栅极绝缘层和栅电极结构。
-
公开(公告)号：KR1020080054709A
公开(公告)日：2008-06-19
申请号：KR1020060127193
申请日：2006-12-13
Applicant: 삼성전자주식회사
IPC: H01L27/115 , B82Y10/00
CPC classification number: H01L21/28282 , B82Y10/00 , H01L29/4234 , H01L29/66833 , H01L29/792
Abstract: A non-volatile memory device and a method for manufacturing the same are provided to maintain a stable characteristic in a thermal process by introducing a charge storage layer including metal nitride nano-dots. A source region(32) and a drain region(34) are formed on a substrate(30). A gate structure(44) includes a charge trap layer(38). The charge trap layer includes a plurality of metal nitride nano-dots and is formed on the substrate. The gate structure further includes a tunnel barrier(36) formed at a lower part of the charge storage layer; a blocking barrier(40) formed at an upper part of the charge storage layer; and a gate electrode layer(42) formed on the blocking barrier. The metal nitride nano-dots are TaN nano-dots. The TaN nano-dots are isolated from each other by the blocking barrier.
Abstract translation: 提供一种非易失性存储器件及其制造方法，通过引入包括金属氮化物纳米点的电荷存储层，在热处理中保持稳定的特性。 源极区（32）和漏极区（34）形成在基板（30）上。 门结构（44）包括电荷陷阱层（38）。 电荷陷阱层包括多个金属氮化物纳米点，并形成在基板上。 栅极结构还包括形成在电荷存储层的下部的隧道势垒（36） 形成在电荷存储层的上部的阻挡屏障（40） 以及形成在阻挡屏障上的栅电极层（42）。 金属氮化物纳米点是TaN纳米点。 TaN纳米点通过阻挡屏障彼此隔离。
-
公开(公告)号：KR100827446B1
公开(公告)日：2008-05-06
申请号：KR1020070000279
申请日：2007-01-02
Applicant: 삼성전자주식회사
IPC: H01L21/8238 , H01L21/336
CPC classification number: H01L21/823842 , H01L21/28088 , H01L21/823857 , H01L27/0922 , H01L29/20 , H01L29/22 , H01L29/24 , H01L29/49 , H01L29/4966 , H01L29/513 , H01L29/517
Abstract: 듀얼 게이트를 포함하는 반도체 소자 및 그 제조 방법이 제공된다. 본 발명의 반도체 소자는 NMOS 영역과 PMOS 영역을 포함하는 반도체 기판, 반도체 기판 상에 형성된 게이트 절연막, NMOS 영역의 게이트 절연막 상에 형성된 NMOS 게이트, 및 PMOS 영역의 게이트 절연막 상에 형성된 PMOS 게이트를 포함하되, NMOS 게이트 및 PMOS 게이트 중 어느 하나는 단층 도전막 패턴을 포함하고, NMOS 게이트 및 PMOS 게이트 중 다른 하나는 삼층 도전막 패턴을 포함한다.
듀얼 게이트, 단층 도전막 패턴, 삼층 도전막 패턴, 일함수Abstract translation: 提供了一种包括双栅极的半导体器件及其制造方法。 本发明包括形成在所述NMOS区域和形成于半导体基板上的栅极绝缘膜的栅极绝缘膜上的PMOS栅极的半导体器件，其中包括一个PMOS区域的半导体基板，形成在NMOS区域的栅极绝缘膜和PMOS区域上NMOS栅极 ，NMOS栅极和PMOS栅极中的任一个包括单层导电膜图案，并且NMOS栅极和PMOS栅极中的另一个包括三层导电膜图案。
-
公开(公告)号：KR100827435B1
公开(公告)日：2008-05-06
申请号：KR1020060009366
申请日：2006-01-31
Applicant: 삼성전자주식회사
IPC: H01L21/8228
CPC classification number: H01L21/823857 , H01L21/823842
Abstract: 반도체 소자에서 무산소 애싱 공정을 적용한 게이트 형성 방법에 관하여 개시한다. NMOS 영역과 PMOS 영역을 포함하는 반도체 기판 상에 실리콘 산화막보다 유전율이 큰 고유전율막을 형성하고, 고유전율막 상에 피식각대상막을 형성하고, 피식각대상막 상에 두 영역 중 어느 한 영역을 노출시키는 포토레지스트 패턴을 형성하고, 포토레지스트 패턴을 식각마스크로 피식각대상막을 식각하고, 무산소 반응 가스로 형성된 플라즈마를 사용하여 상기 포토레지스트 패턴을 제거하는 것을 포함한다.
무산소, 애싱, 플라즈마, 게이트 유전막
-
-
-
-
-
-
-
-
-
Search Results
72
records
(took 0.029 seconds)
