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公开(公告)号：KR1019970018032A
公开(公告)日：1997-04-30
申请号：KR1019950029316
申请日：1995-09-07
Applicant: 삼성전자주식회사
IPC: H01L21/28
Abstract: 폴리실리콘막을 마스크로 이용하는 반도체 장치의 스몰콘택 형성방법에 관하여 개시한다. 본 발명의 스몰콘택 형성방법은 실리콘 기판상에 산화막을 형성하는 단계와, 상기 산화막 상에 폴리실리콘막을 형성하는 단계와, 상기 폴리실리콘막 상에 포토레지스트 패턴을 형성하는 단계와, 상기 포토레지스트 패턴을 식각마스크로 상기 폴리실리콘막을 식각하여 폴리실리콘막 패턴을 형성하는 단계와, 상기 폴리실리콘막 패턴을 마스크로 상기 산화막을 식각하여 상기 실리콘 기판을 노출하는 스몰콘택을 형성하는 단계와, 상기 포토레지스트 패턴을 제거하는 단계를 포함한다. 본 발명은 폴리실리콘막을 마스크로 콘택 식각을 할 경우 높은 종횡비에 의한 식각 중지 현상을 방지할 수 있다.
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公开(公告)号：KR1019970017950A
公开(公告)日：1997-04-30
申请号：KR1019950031795
申请日：1995-09-26
Applicant: 삼성전자주식회사
IPC: H01L21/027
Abstract: 본 발명은 자외선과 열을 이용하여 감광막을 스텝퍼한계 이상의 미세패턴으로 형성할 수 있는 미세패턴 형성방법 및 이를 이용하여 미세 콘택홀을 형성할 수 있는 반도체 장치의 제조방법에 관한 것이다.
본 발명의 미세 감광막 형성방법은 반도체 기판상에 감광막을 도포하고, 노광 및 현상공정을 통하여 제1의 감광막 패턴을 형성하는 공정과, 제1의 감광막 패턴을 플로우시켜 초기상태의 감광막 패턴보다 더 미세한 크기를 갖는 제2의 감광막 패턴을 형성하는 공정을 포함하고, 미세 감광막 패턴 형성방법을 이용한 반도체 장치의 미세 콘택홀 형성방법은 반도체 기판상에 절연막을 형성하고, 그위에 감광막을 도포하는 공정과, 노광 및 현상공정을 통하여 콘택홀의 제거될 부분의 감광막을 제거하여 제1의 감광막 패턴을 형성하는 공정과, 제1의 감광막 패턴을 이용하여 노출된 절연막을 등방성식각하는 공정과, 제1의 감광막 패턴을 열플로우시켜 제1의 감광막패턴보다 더 미세한 크기를 갖는 제2의 감광막 패턴을 형성하는 공정과, 제2의 감광막 패턴을 용하여 절연막의 등방성식각된 부분을 식각하여 콘택홀을 형성하는 공정을 포함한다.-
公开(公告)号：KR1019960036025A
公开(公告)日：1996-10-28
申请号：KR1019950007047
申请日：1995-03-30
Applicant: 삼성전자주식회사
IPC: H01L27/04
Abstract: 반도체장치의 배선 형성방법이 개시되어 있다. 본 발명은 좁은 간격을 갖는 배선 사이에 콘택홀을 패터닝함에 있어서, 상기 배선을 등방성 식각공정을 이용하여 그 폭을 작게 형성함으로써, 상기 콘택홀을 패터닝하기 위한 사진공정시 다소의 오정렬이 발생할지라도 패터닝된 콘택홀 측벽에 상기 배선이 노출되는 현상을 방지한다. 본 발명에 의하면, 콘택홀과 인접한 배선이 콘택홀 측벽에 노출되지 않으므로 반도체장치의 수율을 개선시킬 수 있다.
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公开(公告)号：KR1019950005439B1
公开(公告)日：1995-05-24
申请号：KR1019920009077
申请日：1992-05-27
Applicant: 삼성전자주식회사
IPC: H01L21/027
Abstract: The method includes the steps of applying a first photoresist layer, an insulating layer and a second photoresist layer on a metal layer to be isolated into a number of regions, masking a mask having an isolation pattern and a dummy pattern (33) on the second photoresist layer, and exposing and etching the metal layer to pattern the metal layer (38), thereby forming isolation regions (35,36) between patterns into the metal layer. the method uses a dummy pattern to minimise the polymer (37) generation upon etching of the first photoresist layer.
Abstract translation: 该方法包括以下步骤：将金属层上的第一光致抗蚀剂层，绝缘层和第二光致抗蚀剂层施加到多个区域中，将掩模具有隔离图案的掩模和在第二层上的伪图案（33） 光致抗蚀剂层，并且暴露和蚀刻金属层以图案化金属层（38），从而在图案之间形成到金属层中的隔离区域（35,36）。 该方法使用虚拟图案来最小化蚀刻第一光致抗蚀剂层时的聚合物（37）产生。
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公开(公告)号：KR1019940002941A
公开(公告)日：1994-02-19
申请号：KR1019920012081
申请日：1992-07-07
Applicant: 삼성전자주식회사
IPC: H01L21/28
Abstract: 본 발명은 반도체장치의 미세콘택홀 형성방법에 관한 것이다.
본 발명에 의하면, 반도체 메모리소자 상부에 절연막을 형성하는 공정, 상기 절연막상에 포토레지스트를 도포한후, 소정의 콘택홀 패턴으로 패터닝하는 공정, 상기 패터닝된 포토레지스트상에 저온플라즈마 방식에 의한 산화막을 침적시키는 공정, 상기 저온플라즈마 방식에 의한 산화막과 그 하부의 상기 절연막을 연속해서 이방성식각하여 콘택홀을 형성하는 공정을 구비하여 이루어진 것을 특징으로 하는 반도체메모리 장치의 콘택홀형성방법이 제공된다. 따라서 상기한 본 발명의 방법에 의하면 사진식각기술의 한계이상의 크기를 갖는 미세콘택홀의 형성이 가능하게 된다.-
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公开(公告)号：KR100175052B1
公开(公告)日：1999-02-01
申请号：KR1019960010786
申请日：1996-04-10
Applicant: 삼성전자주식회사
IPC: H01L27/10
Abstract: 본 발명은 비트 라인 전극을 갖춘 반도체 메모리 장치 및 그 제조 방법에 관한 것으로, 본 발명에서 비트 라인 전극은 그 연장 방향에서 그 상면 및 하면이 실질적으로 평탄하고, 상기 비트 라인 전극의 연장 방향에 직교하는 방향에서의 단면 형상이 실질적으로 사각형이고, 비트 라인 전극과 활성 영역을 접속시키는 콘택은 반도체 기판의 활성 영역에 접하는 활성 영역 접속부와, 상기 비트 라인 전극의 상면의 일부 및 측벽을 동시에 접하는 비트 라인 접속부와, 상기 비트 라인 전극의 상면보다 높이가 더 높은 상면을 갖춘다. 본 발명에 의하면, 단순한 공정에 의해 형성 가능하고, 사진 및 식각 공정에 있어서 그 한계까지 도달하지 않으면서, 정렬 마진 확보면에서 유리한 반도체 메모리 장치를 얻을 수 있다.
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公开(公告)号：KR1019970024272A
公开(公告)日：1997-05-30
申请号：KR1019950037823
申请日：1995-10-28
Applicant: 삼성전자주식회사
IPC: H01L29/739
Abstract: 본 발명은 실리콘 기판 상에 게이트를 형성시킴에 있어서 채널폭을 증가시킬 수 있는 트랜지스터 게이트 형성 방법에 관한 것이다.
본 발명에 따른 트랜지스터 게이트 형성 방법은, 실리콘 기판에 통상의 사진식각공정에 의해 트렌치(Trench)를 형성시킨 후 게이트 형성물질을 증착하고 에치백(Etch Back)하여 상감법으로 게이트를 형성시킴을 특징으로 한다.
본 발명에 의하면, 고집적 트랜지스터를 제조하기 위한 디자인 룰을 만족시키고 게이트 채널이 작게됨에 따른 쇼트 채널 효과를 방지할 수 있으므로 트랜지스터의 특성을 향상시킬 수 있는 효과가 있다.
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