公开(公告)号：KR100524973B1

公开(公告)日：2005-10-31

申请号：KR1020030041449

申请日：2003-06-25

Applicant: 삼성전자주식회사

Inventor： 조성일 ,  손승용 ,  강창진 ,  지경구 ,  신지철

IPC: H01L21/8242

CPC classification number: H01L28/91 ,  H01L21/3142 ,  H01L21/31616 ,  H01L21/31645 ,  H01L21/32136 ,  H01L27/10855

Abstract: 커패시터의 하부전극이 쉽게 쓰러지는 것이 방지되고 커패시터의 정전용량이 증가된 반도체 소자의 제조방법에 관한 것이다. 본 발명에 따른 반도체 소자 제조방법에서는, 반도체 기판 상에 제1 절연막을 형성한 다음, 이를 식각하여 만든 제1 홀에 콘택플러그를 형성하고 나서, 콘택플러그와 연결된 랜딩패드를 포함하는 제2 절연막을 형성한다. 랜딩패드와 제2 절연막 상에 식각정지막을 형성한 다음, 식각정지막 상에 제3 절연막을 형성한다. 제3 절연막 및 식각정지막을 식각하여 랜딩패드를 노출시키는 제3 홀을 형성하고 난 후, 노출된 랜딩패드를 선택적으로 식각한다. 선택적으로 식각된 랜딩패드 상에 하부전극을 형성하고, 하부전극 상에 유전막 및 상부전극을 형성하여 커패시터를 형성한다. 커패시터의 하부전극을 그 하부의 랜딩패드 안으로 집어넣어 형성하므로, 하부전극 기울어짐을 줄일 수 있고 유효면적이 증가하므로 정전용량도 증가된다.

公开(公告)号：KR100464384B1

公开(公告)日：2005-02-28

申请号：KR1019970022472

申请日：1997-05-31

Applicant: 삼성전자주식회사

Inventor： 권성운 ,  신지철

IPC: H01L21/28

Abstract: PURPOSE: A method for forming a via hole of a semiconductor device is provided to reduce generation of polymer as an etch byproduct by using a conventional fluorocarbon-containing gas composition in etching an interlayer dielectric and by using a chlorine-containing gas composition in etching a capping layer and a lower conductive layer. CONSTITUTION: An Al-including conductive layer is formed on a semiconductor substrate. A TiN layer or a Ti/TiN layer is formed on the conductive layer. An interlayer dielectric(205) is formed on a capping layer(203). A photoresist pattern is formed on the interlayer dielectric. The interlayer dielectric is etched by using a fluorine-containing gas composition and using the photoresist pattern as an etch mask until the capping layer is exposed. The capping layer is etched to expose the conductive layer by using BCl3 and using the photoresist pattern as an etch mask.

公开(公告)号：KR1020030091450A

公开(公告)日：2003-12-03

申请号：KR1020020029494

申请日：2002-05-28

Applicant: 삼성전자주식회사

Inventor： 이원준 ,  황인석 ,  신지철

IPC: H01L27/108

CPC classification number: H01L27/10855 ,  H01L27/10814 ,  H01L28/91

Abstract: PURPOSE: A method for forming a storage node is provided to be capable of increasing the capacity of a capacitor and preventing the short phenomenon generated between storage nodes. CONSTITUTION: After forming an interlayer dielectric(80) at the upper portion of a substrate(70), a plurality of contact holes are formed by selectively etching the interlayer dielectric for exposing the predetermined portions of the substrate. After forming storage node plugs at the predetermined portions of the resultant structure, a silicon oxide layer is formed on the entire surface of the resultant structure. Then, a plurality of storage node holes are formed by selectively patterning the silicon oxide layer for exposing each storage node plug. The upper portion of the storage node plug is partially etched by using the resultant silicon oxide layer as an etching mask. After forming storage nodes(120a) at the resultant structure, the outer wall of each storage node is partially exposed by removing the silicon oxide layer.

Abstract translation: 目的：提供一种用于形成存储节点的方法，以便能够增加电容器的容量并防止存储节点之间产生的短暂现象。 构成：在基板（70）的上部形成层间电介质（80）之后，通过选择性地蚀刻层间电介质来形成多个接触孔，以暴露基板的预定部分。 在所得结构的预定部分形成存储节点插塞之后，在所得结构的整个表面上形成氧化硅层。 然后，通过选择性地图案化氧化硅层以暴露每个存储节点插塞来形成多个存储节点孔。 通过使用所得的氧化硅层作为蚀刻掩模来部分地蚀刻存储节点插塞的上部。 在所得结构形成存储节点（120a）之后，通过去除氧化硅层来部分地暴露每个存储节点的外壁。

公开(公告)号：KR1020000040327A

公开(公告)日：2000-07-05

申请号：KR1019980055915

申请日：1998-12-17

Applicant: 삼성전자주식회사

Inventor： 이세형 ,  신지철

IPC: H01L21/304

Abstract: PURPOSE: A leveling method of inter layer dielectric is provided by a thickness which can satisfy the characters of a uniformity and a leveling, and which can perform the succeeding photo and etch processes easily. CONSTITUTION: A leveling method of inter layer dielectric consists of the following processes: a process to etch a thickly formed inter layer dielectric evenly by a chemical mechanical polishing; and a process to perform easily the succeeding photo and etch processes by reducing the thickness of the inter layer dielectric through etching a partial thickness of the inter layer dielectric with a dry etch back system.

Abstract translation: 目的：通过能够满足均匀性和均匀性的特性的厚度提供层间电介质的调平方法，并且可以容易地执行后续的光刻和蚀刻处理。 构成：层间电介质的调平方法由以下过程组成：通过化学机械抛光均匀蚀刻厚层间介电层的工艺; 以及通过用干蚀刻回蚀系统蚀刻层间电介质的部分厚度来减小层间电介质的厚度来容易地执行后续光刻和蚀刻工艺的工艺。

公开(公告)号：KR1019990025534A

公开(公告)日：1999-04-06

申请号：KR1019970047199

申请日：1997-09-12

Applicant: 삼성전자주식회사

Inventor： 신지철 ,  김재우 ,  안태혁

IPC: H01L21/76

Abstract: 트렌치 소자분리 영역을 형성하는 방법이 개시되어 있다. 이 방법은 반도체기판의 소정영역을 식각하여 트렌치 영역을 형성하고, 트렌치 영역의 측벽 및 바닥에 습식 열산화공정으로 희생산화막을 형성한다. 그리고, 희생산화막을 습식 식각용액으로 제거한 후, 건식 열산화막을 형성한다. 다음에, 건식 열산화막이 형성된 트렌치 영역을 채우는 CVD 산화막을 형성한다.

公开(公告)号：KR100175052B1

公开(公告)日：1999-02-01

申请号：KR1019960010786

申请日：1996-04-10

Applicant: 삼성전자주식회사

Inventor： 한민석 ,  신지철

IPC: H01L27/10

Abstract: 본 발명은 비트 라인 전극을 갖춘 반도체 메모리 장치 및 그 제조 방법에 관한 것으로, 본 발명에서 비트 라인 전극은 그 연장 방향에서 그 상면 및 하면이 실질적으로 평탄하고, 상기 비트 라인 전극의 연장 방향에 직교하는 방향에서의 단면 형상이 실질적으로 사각형이고, 비트 라인 전극과 활성 영역을 접속시키는 콘택은 반도체 기판의 활성 영역에 접하는 활성 영역 접속부와, 상기 비트 라인 전극의 상면의 일부 및 측벽을 동시에 접하는 비트 라인 접속부와, 상기 비트 라인 전극의 상면보다 높이가 더 높은 상면을 갖춘다. 본 발명에 의하면, 단순한 공정에 의해 형성 가능하고, 사진 및 식각 공정에 있어서 그 한계까지 도달하지 않으면서, 정렬 마진 확보면에서 유리한 반도체 메모리 장치를 얻을 수 있다.

公开(公告)号：KR1019970023731A

公开(公告)日：1997-05-30

申请号：KR1019950037143

申请日：1995-10-25

Applicant: 삼성전자주식회사

Inventor： 신지철 ,  이성학

IPC: H01L21/28

Abstract: 본 발명은 반도체 장치의 콘택홀 형성 공정중 잔사 처리 공정에서 사용되는 개스의 혼합비를 조절하여 절연막과 실리콘 기판이 고선택비를 갖는 콘택홀을 형성하는 방법에 관한 것으로, 기판상에 절연막 및 포토레지스트를 순차적으로 형성하는 공정과; 콘택홀이 형성될 영역을 한정하여 상기 포토레지스트를 패터닝하는 공정과; 상기 포토레지스트의 패턴을 마스크로 사용하여 상기 절연막은 1차로 습식식각하는 공정과; 상기 절연막을 2차로 건식식각하여 콘택홀을 형성하는 공정과; 플루오린계 혼합개스를 이용하여 상기 콘택홀의 저면에 잔류한 폴리머층을 제거하는 잔사처리 공정을 포함하고 있다. 이와같은 방법에 의해 잔사처리 공정에서 사용되는 플루로린계 개스, 특히 O
2 +CF
4 혼합개스가 갖는 등방성 식각의 특성으로 인해 기판이 등방성 식각의 특성으로 불량하게 식각되는 종래 반도체 장치의 콘택홀 형성의 문제점은 해결 가능하다. 아울러, 후속 알루미늄 배선 공정시 알루미늄 배선 특성에 영향을 주어 알루미늄 스파이크 현상을 유발하게 되고, 결국 반도체 장치의 리키지 현상을 발생시키는 문제점도 해결할 수 있다.

公开(公告)号：KR1020050027381A

公开(公告)日：2005-03-21

申请号：KR1020030063629

申请日：2003-09-15

Applicant: 삼성전자주식회사

Inventor： 라상호 ,  신지철

IPC: H01L29/78

Abstract: A method of forming a recess channel of a transistor is provided to simplify manufacturing processes and to economize fabrication costs by using a hard mask pattern for an isolation layer as a recess forming mask. A substrate(50) is defined with an active region and an isolation region. A hard mask pattern is formed on the resultant structure to cover the active region. A trench is formed in the substrate of the isolation region by performing etching using the hard mask pattern as an etching mask. An isolation layer(54) is filled in the trench. By patterning selectively the hard mask pattern, the substrate of the active region is partially exposed to the outside. A recess(60) is formed within the active region by performing etching on the exposed substrate using the patterned hard mask pattern as an etching mask.

Abstract translation: 提供一种形成晶体管的凹槽通道的方法，以简化制造工艺并通过使用用于隔离层的硬掩模图案作为凹陷形成掩模来节省制造成本。 衬底（50）被限定有活性区域和隔离区域。 在所得结构上形成硬掩模图案以覆盖有源区。 通过使用硬掩模图案作为蚀刻掩模进行蚀刻，在隔离区域的基板中形成沟槽。 隔离层（54）填充在沟槽中。 通过图案化地选择性地硬掩模图案，有源区域的基板部分地暴露于外部。 通过使用图案化的硬掩模图案作为蚀刻掩模在曝光的基板上进行蚀刻，在有源区域内形成凹部（60）。

公开(公告)号：KR1020050000869A

公开(公告)日：2005-01-06

申请号：KR1020030041449

申请日：2003-06-25

Applicant: 삼성전자주식회사

Inventor： 조성일 ,  손승용 ,  강창진 ,  지경구 ,  신지철

IPC: H01L21/8242

CPC classification number: H01L28/91 ,  H01L21/3142 ,  H01L21/31616 ,  H01L21/31645 ,  H01L21/32136 ,  H01L27/10855

Abstract: PURPOSE: A method of manufacturing a semiconductor device with a capacitor is provided to prevent the fall-down of a lower electrode and to improve capacitance by inserting partially the lower electrode into a landing pad. CONSTITUTION: A first insulating layer(110) with contact plugs(115) is formed on a semiconductor substrate(100). A second insulating layer(120) with landing pads(125a) connected to the contact plugs is formed thereon. An etch stop layer(130a) and a third insulating layer are sequentially formed on the resultant structure. Third holes for exposing the landing pads to the outside are formed in the third insulating layer and the etch stop layer by using etching. The exposed landing pad is selectively etched. A lower electrode(140a) is formed on the landing pad through the third hole.

Abstract translation: 目的：提供一种制造具有电容器的半导体器件的方法，以防止下电极的下降并且通过将下电极部分地插入到接地焊盘来改善电容。 构成：在半导体衬底（100）上形成具有接触插塞（115）的第一绝缘层（110）。 在其上形成具有连接到接触插塞的着陆焊盘（125a）的第二绝缘层（120）。 在所得结构上依次形成蚀刻停止层（130a）和第三绝缘层。 通过蚀刻在第三绝缘层和蚀刻停止层中形成用于将着陆焊盘暴露于外部的第三孔。 暴露的着陆垫被选择性地蚀刻。 下电极（140a）通过第三孔形成在着陆垫上。

公开(公告)号：KR1019980015783A

公开(公告)日：1998-05-25

申请号：KR1019960035221

申请日：1996-08-23

Applicant: 삼성전자주식회사

Inventor： 서강일 ,  신지철 ,  한민석

IPC: H01L21/20

Abstract: 폴리사이드막 형성방법이 개시되어 있다. 이 방법은 폴리실리콘막 및 실리사이드막으로 구성된 폴리사이드막을 형성하는 방법에 있어서, 상기 폴리실리콘막 및 상기 실리사이드막 사이에 산화방지막을 형성하는 단계를 더 구비하는 것을 특징으로 한다. 이에 따라, 후속 열공정시 상기 산화방지막에 의해 상기 폴리실리콘막 및 상기 실리사이드막 사이의 계면에 열산화막이 형성되는 것을 방지할 수 있으므로 안정된 폴리사이드막을 형성할 수 있다.