公开(公告)号：KR100678468B1

公开(公告)日：2007-02-02

申请号：KR1020050003892

申请日：2005-01-14

Applicant: 삼성전자주식회사

Inventor： 신동석 ,  이화성 ,  우에노테쯔지 ,  이호 ,  이승환

IPC: H01L21/304 ,  H01L21/336

CPC classification number: C30B25/18

Abstract: 반도체 기판의 인-시츄 세정방법 및 이를 채택하는 반도체 소자의 제조방법이 제공된다. 상기 반도체 기판의 인-시츄 세정방법은 공정 챔버 내로 반도체 기판을 로딩시키는 것을 구비한다. 상기 공정 챔버를 약 0.1Torr 보다 작은 세정 압력(cleaning pressure)으로 배기시킨다. 상기 공정 챔버를 상기 세정 압력으로 유지시키면서 상기 반도체 기판을 진공 분위기에서 약 800℃ 이하의 세정 온도(cleaning temperature)로 세정시간 동안 가열한다. 진공 분위기의 저온에서 반도체 기판 표면 상의 자연 산화막과 같은 오염물질들을 유효하게 제거함으로써 에피택셜층의 품질 저하를 방지 할 수 있으며, 반도체 소자의 전기적 특성 열화를 최소화할 수 있다.
에피택셜, 선택적 에피택셜, 인-시츄 세정

公开(公告)号：KR100678465B1

公开(公告)日：2007-02-02

申请号：KR1020050010272

申请日：2005-02-03

Applicant: 삼성전자주식회사

Inventor： 신동석 ,  이화성 ,  우에노테쯔지 ,  이호 ,  이승환

IPC: H01L21/20

Abstract: 선택적인 에피택셜 반도체층의 형성방법이 제공된다. 이 방법은 반도체 기판 내에 리세스를 형성하는 것을 구비한다. 상기 리세스를 갖는 상기 반도체 기판을 반응챔버 내로 로딩시킨다. 상기 반응챔버 내로 반도체 소스 가스 및 메인 식각 가스를 주입하여 상기 리세스들의 내벽들 상에 에피택셜 반도체층을 선택적으로 성장시킨다. 상기 반응챔버 내로 선택적 식각 가스를 주입하여 상기 리세스의 측벽에 인접하여 상기 반도체 기판의 주표면 상으로 과도성장된 상기 에피택셜 반도체층의 펜스부를 선택적으로 식각한다.
선택적 에피택셜, 단축 변형, 평탄화, 선택적 식각

公开(公告)号：KR100644405B1

公开(公告)日：2006-11-10

申请号：KR1020050027080

申请日：2005-03-31

Applicant: 삼성전자주식회사

Inventor： 최대식 ,  윤경렬 ,  최한메 ,  이승환 ,  박기연 ,  김영선

IPC: H01L27/115 ,  H01L21/336 ,  H01L21/31

CPC classification number: H01L29/792 ,  H01L29/513

Abstract: 불휘발성 메모리 장치의 게이트 구조물 및 이를 제조하는 방법에서, 터널 절연막과 전하 트랩핑막이 반도체 기판 상에 순차적으로 형성된 후, 상기 전하 트랩핑막 상에 블록킹막으로서 복합 유전막이 형성된다. 상기 복합 유전막은 알루미늄 산화물을 포함하는 제1 물질막들과 하프늄 산화물 또는 지르코늄 산화물을 포함하는 제2 물질막들이 교대로 적층된 라미네이트 구조를 갖는다. 상기 복합 유전막 상에 게이트 전극으로 사용될 도전막을 형성한 후, 상기 도전막, 복합 유전막, 전하 트랩핑막 및 터널 절연막을 순차적으로 패터닝하여 게이트 구조물을 완성한다.

公开(公告)号：KR100632463B1

公开(公告)日：2006-10-11

申请号：KR1020050011459

申请日：2005-02-07

Applicant: 삼성전자주식회사

Inventor： 이호 ,  신동석 ,  이화성 ,  우에노,테츠지 ,  이승환

IPC: H01L21/20 ,  H01L27/146

CPC classification number: H01L21/3221 ,  H01L21/02529 ,  H01L21/02532 ,  H01L21/02535 ,  H01L21/02573 ,  H01L21/0262 ,  H01L27/1463 ,  H01L27/14643 ,  H01L31/1804 ,  Y02E10/547 ,  Y02P70/521

Abstract: 에피택셜 반도체 기판의 제조 방법이 제공된다. 에피택셜 반도체 기판의 제조 방법은 실리콘 기판 상에 이온이 인-시츄 도핑된 제1 에피층을 포함하는 게더링층을 성장시키는 단계와 게더링층 상에 제2 에피층을 성장시키는 단계를 포함한다.
에피택셜 반도체 기판, 탄소, 인-시츄, 게더링층, 이미지 센서

公开(公告)号：KR1020060097299A

公开(公告)日：2006-09-14

申请号：KR1020050018415

申请日：2005-03-05

Applicant: 삼성전자주식회사

Inventor： 박기연 ,  윤경렬 ,  최대식 ,  최한메 ,  이승환

IPC: H01L21/8247 ,  H01L21/8242

CPC classification number: H01L21/022 ,  H01L21/02178 ,  H01L21/02181 ,  H01L21/02189 ,  H01L21/02247 ,  H01L21/0228 ,  H01L21/28273 ,  H01L21/318 ,  H01L29/513 ,  H01L29/7881

Abstract: A semiconductor device and/or gate structure having a composite dielectric layer and methods of manufacturing the same is provided. In the semiconductor device, gate structure, and methods provided, a first conductive layer may be formed on a substrate. A native oxide layer formed on the first conductive layer may be removed. A surface of the first conductive layer may be nitrided so that the surface may be altered into a nitride layer. A composite dielectric layer including the first and/or second dielectric layers may be formed on the nitride layer. A second conductive layer may be formed on the composite dielectric layer. The first dielectric layer may include a material having a higher dielectric constant. The second dielectric layer may be capable of suppressing crystallization of the first dielectric layer.

公开(公告)号：KR1020060077816A

公开(公告)日：2006-07-05

申请号：KR1020040117785

申请日：2004-12-31

Applicant: 삼성전자주식회사

Inventor： 윤경렬 ,  최한메 ,  이승환 ,  최대식 ,  박기연 ,  김영선 ,  김성태 ,  유차영

IPC: H01L21/8242 ,  H01L27/04 ,  H01L21/31 ,  H01L21/28

Abstract: 반도체 장치의 커패시터 형성 방법에서, 기판 상에 하부 전극을 형성한 후, 상기 하부 전극 상에 표면 모폴로지를 개선하기 위한 제1 박막과 상기 제1 박막보다 얇은 등가 산화막 두께를 유지하면서 상기 제1 박막보다 높은 유전율을 제공하기 위한 제2 박막으로 이루어지는 유전막을 형성하고, 상기 유전막 상에 상부 전극을 형성한다. 따라서, 표면 모폴로지가 양호하면서도 높은 유전율과 얇은 등가 산화막 두께를 갖는 유전막을 포함하는 반도체 장치의 커패시터를 용이하게 제조할 수 있다.

公开(公告)号：KR1020060073068A

公开(公告)日：2006-06-28

申请号：KR1020040111908

申请日：2004-12-24

Applicant: 삼성전자주식회사

Inventor： 이동근 ,  이승환

IPC: H03M1/66 ,  H03M1/06

CPC classification number: H03M1/0607 ,  H03M1/668 ,  H03M2201/196 ,  H03M2201/622 ,  H03M2201/6381

Abstract: 본 발명은 통신 시스템 구현을 위한 디지털 신호처리 회로설계에 필수적 요소인 디지털-아날로그 변환기(DAC:Digital-Analog Convertor)의 이득 불일치 보상을 위한 장치 및 방법에 관한 것으로, 특히 디지털 전치 왜곡기를 디지털-아날로그 변환기 전단에 위치시켜 사용하는 통신 시스템에서 디지털 전치 왜곡기와 디지털-아날로그 변환기 사이에 디지털-아날로그 변환기 이득 불일치 보상기를 두고, 이 보상기가 디지털 직교 디지털 변조기 다음에 위치하는 디지털-아날로그 이득 불일치 예측기가 예측한 예측 값을 전송받아 이득을 보상하여 디지털-아날로그 변환기에 입력하게 하는 디지털-아날로그 변환기(DAC:Digital-Analog Convertor)의 이득 불일치 보상을 위한 장치 및 방법에 관한 것이다.

디지털-아날로그 변환기, 이득 불일치, 이득 보상,

公开(公告)号：KR100593738B1

公开(公告)日：2006-06-28

申请号：KR1020040066077

申请日：2004-08-20

Applicant: 삼성전자주식회사

Inventor： 이호 ,  신동석 ,  이화성 ,  우에노테쯔지 ,  이승환

IPC: H01L21/336

CPC classification number: H01L29/66628 ,  H01L21/26586 ,  H01L29/1054 ,  H01L29/6659 ,  H01L29/66651 ,  H01L29/7834

Abstract: 보강막 패턴(Reinforcement Layer Pattern)들을 갖는 트랜지스터들 및 그 형성방법들을 제공한다. 이 트랜지스터들 및 그 형성방법들은 단결정 실리콘 기판의 상부의 스트레인드 실리콘 막(Strained Silicon Layer)이 반도체 제조 공정을 통하여 부분적으로 제거되는 량(量)을 보충해서 트랜지스터의 전기적 특성을 향상시키는 방안을 제시한다. 이를 위해서, 활성영역의 반도체 기판 상에 적어도 하나의 게이트 패턴이 배치된다. 상기 게이트 패턴의 측벽들로부터 각각 연장되어서 활성영역의 반도체 기판의 주 표면 상에 보강막 패턴들이 배치된다. 상기 보강막 패턴들은 각각이 게이트 패턴의 측벽들의 일부를 노출시키도록 배치된다. 상기 게이트 패턴들에 각각 중첩하도록 불순물 영역들을 형성한다. 이때에, 상기 불순물 영역들은 보강막 패턴들 및 활성영역의 반도체 기판에 동시에 형성한다. 그리고, 상기 보강막 패턴들의 상부에 위치되어서 게이트 패턴의 측벽들의 일부를 각각 덮는 스페이서 패턴들을 형성한다. 이를 통해서, 상기 트랜지스터들 및 그 형성방법들은 보강막 패턴들을 사용해서 트랜지스터의 전기적 특성을 향상시킬 수 있다.
보강막 패턴, 스트레인드 실리콘 막, 불순물 영역, 트랜지스터.

Abstract translation: 具有增强层的晶体管图案及其形成方法。 这些晶体管及其形成方法提出了通过补充通过半导体制造工艺部分地去除单晶硅衬底顶部的应变硅层的量来改善晶体管的电特性的方式 的。 为此，至少一个栅极图案设置在有源区的半导体衬底上。 增强膜图案分别设置在从栅极图案的侧壁延伸的有源区的半导体衬底的主表面上。 每个增强膜图案布置为暴露栅极图案的侧壁的一部分。 杂质区域形成为与栅极图案重叠。 此时，在加强膜图案和有源区的半导体衬底中同时形成杂质区。 然后，在增强膜图案上形成间隔物图案以分别覆盖栅极图案的侧壁。 通过这种方式，晶体管及其形成方法可以使用增强膜图案来增强晶体管的电特性。

公开(公告)号：KR1020060069561A

公开(公告)日：2006-06-21

申请号：KR1020040108060

申请日：2004-12-17

Applicant: 삼성전자주식회사

Inventor： 신동석 ,  이화성 ,  우에노테쯔지 ,  이호 ,  이승환

IPC: H01L27/092

CPC classification number: H01L29/7834 ,  H01L21/265 ,  H01L21/823807 ,  H01L21/823814 ,  H01L29/665 ,  H01L29/6653 ,  H01L29/6656 ,  H01L29/66628

Abstract: 상승된 소오스/드레인 영역들을 갖는 씨모스 반도체 소자들 및 그 제조방법들이 제공된다. 상기 씨모스 반도체 소자들은 반도체기판에 제공되어 제1 및 제2 활성영역들을 한정하는 소자분리막 및 상기 제1 및 제2 활성영역들의 상부를 각각 가로지르는 제1 및 제2 게이트 패턴들을 구비한다. 상기 제1 게이트 패턴의 양 옆에 각각 제1 상승된 소오스 영역 및 제1 상승된 드레인 영역이 제공되고, 상기 제2 게이트 패턴의 양 옆에 각각 제2 상승된 소오스 영역 및 제2 상승된 드레인 영역이 제공된다. 상기 제1 상승된 소오스/드레인 영역들은 상기 제1 활성영역 상에 위치하고, 상기 제2 상승된 소오스/드레인 영역들은 상기 제2 활성영역 상에 위치한다. 상기 제1 게이트 패턴 및 상기 제1 상승된 소오스/드레인 영역들 사이에 제1 게이트 스페이서가 제공된다. 상기 제2 게이트 패턴에 인접한 상기 제2 상승된 소오스/드레인 영역들의 가장자리들 및 상기 제2 게이트 패턴의 상부 측벽을 덮도록 제2 게이트 스페이서가 배치된다. 상기 씨모스 반도체소자의 제조방법들 또한 제공된다.

公开(公告)号：KR100583962B1

公开(公告)日：2006-05-26

申请号：KR1020040005858

申请日：2004-01-29

Applicant: 삼성전자주식회사

Inventor： 유재윤 ,  이화성 ,  우에노테츄지 ,  이호 ,  이승환 ,  김현석 ,  박문한

IPC: H01L29/78

CPC classification number: H01L29/66537 ,  H01L29/1083 ,  H01L29/665 ,  H01L29/66545 ,  H01L29/66553 ,  H01L29/6659 ,  H01L29/7833

Abstract: 반도체 장치의 트랜지스터들 및 그 제조 방법들을 제공한다. 상기 트랜지스터 및 그 제조 방법들은 게이트 패턴에 실리 사이드 공정을 실시해서 그 패턴의 전부분을 실리 사이드 막(Silicide layer)으로 형성하여 트랜지스터의 전기적 특성을 개선하는 방안을 제시해준다. 이를 위해서, 상기 트랜지스터 및 그 제조 방법들은 반도체 기판에 활성영역을 형성하는 것을 포함한다. 상기 활성영역을 갖는 반도체 기판에 전극 영역 들 및 전극 영역들을 감싸는 확산 방지 영역들이 배치된다. 상기 전극 영역들 사이에 배치되도록 반도체 기판 상에 게이트 절연막을 형성한다. 상기 게이트 절연막 상에 게이트 패턴이 배치되는데, 상기 게이트 패턴은 실리 사이드 막으로 형성한다. 상기 게이트 패턴의 측부들로부터 이격되고 동시에 전극 영역들에 전기적으로 각각 접속하는 전극 패턴들을 형성한다. 이를 통해서, 상기 게이트 패턴을 갖는 트랜지스터는 반도체 장치의 구동 동안 게이트 패턴 내의 디플리이션 정전용량(Depletion Capacitace)을 줄여서 전류 구동 능력을 향상시킬 수 있다.
전극 영역, 확산 방지 영역, 게이트 패턴, 게이트 절연막, 실리 사이드 막.