公开(公告)号：KR100485129B1

公开(公告)日：2005-04-25

申请号：KR1020020070288

申请日：2002-11-13

Applicant: 한국전자통신연구원

Inventor： 박종문 ,  박건식 ,  유성욱 ,  권성구 ,  백규하 ,  윤용선 ,  김보우 ,  구진근

IPC: H01J1/30

Abstract: 본 발명은 전계 방출 소자의 제조 방법에 관한 것으로, 케소드를 형성하기 위해 도전층을 건식식각하는 과정에서 식각된 도전물의 재증착을 이용하여 케소드 측벽에 케소드 팁을 형성한다. 도전물의 재증착에 의해 형성된 케소드 팁의 선단은 선형으로 이루어지기 때문에 점 형상을 갖는 종래의 케소드 팁에 비해 높은 방전효율을 갖는다. 또한, 식각물질과 반응가스에 따라 건식식각 시 재증착이 일어나는 다양한 금속물질을 이용하여 케소드를 형성할 수 있으므로 방전수명이 양호한 금속을 사용하면 특성이 개선된 케소드 팁을 형성할 수 있으며, 저온에서 공정이 진행되므로 유리 기판의 사용도 가능해진다.

公开(公告)号：KR100425581B1

公开(公告)日：2004-04-03

申请号：KR1020010056434

申请日：2001-09-13

Applicant: 한국전자통신연구원

Inventor： 권성구 ,  유성욱 ,  박종문 ,  박건식 ,  김보우

IPC: H01L21/28

Abstract: PURPOSE: A semiconductor device having a metal wiring layer completely buried in a hole and fabrication method by using a selective nitridation process are provided to prevent generation of a void and a short circuit when the metal line layer is buried into a contact hole or a via hole. CONSTITUTION: A hole(104) and an interlayer dielectric(103) are formed on a semiconductor substrate(101). The first material layer pattern(105a) is formed on an inner wall and a bottom of the hole(104) and the interlayer dielectric(103). The second material layer pattern(109a) is formed on the first material layer pattern(105a). A metal line layer is formed by burying sequentially the first metal layer pattern(111a), the second metal layer pattern(113a), the third metal layer pattern(115a), and the fourth metal layer pattern(117a) into the hole(104).

Abstract translation: 目的：提供一种具有完全埋入孔中的金属布线层和通过使用选择性氮化处理的制造方法的半导体器件，以防止当金属线层埋入接触孔或通孔中时产生空隙和短路 孔。 构造：在半导体衬底（101）上形成孔（104）和层间电介质（103）。 第一材料层图案（105a）形成在孔（104）和层间电介质（103）的内壁和底部上。 第二材料层图案（109a）形成在第一材料层图案（105a）上。 通过将第一金属层图案（111a），第二金属层图案（113a），第三金属层图案（115a）和第四金属层图案（117a）顺序埋入孔（104）中形成金属线层 ）。