公开(公告)号：KR102238755B1

公开(公告)日：2021-04-12

申请号：KR1020170086652A

申请日：2017-07-07

Applicant: 한국전자통신연구원

Inventor： 노태문 ,  구진근 ,  김상기 ,  임병원 ,  박건식 ,  박종문 ,  유성욱

IPC: H01L21/02 ,  H01L21/225 ,  H01L21/324

CPC classification number: H01L21/02378 ,  H01L21/02225 ,  H01L21/2253 ,  H01L21/324

Abstract: 본 발명은 전력 반도체 소자의 제조방법에 관한 것으로, 기판의 상부에 이온주입 영역 및 이온주입 영역의 적어도 일부를 둘러싸는 가드링 영역을 형성하는 것, 기판 상에 이온주입 영역 및 가드링 영역을 덮는 제1 절연막을 형성하는 것, 제1 절연막을 열처리하는 것 및 제1 절연막 상에 제1 절연막 보다 두꺼운 제2 절연막을 형성하는 것을 포함하되, 기판은 실리콘 카바이드를 포함하고, 열처리는 질소(N) 원소를 포함하는 가스를 이용하여 수행되는 전력 반도체 소자의 제조방법이 제공된다.

公开(公告)号：KR1020140105242A

公开(公告)日：2014-09-01

申请号：KR1020130019230

申请日：2013-02-22

Applicant: 한국전자통신연구원

Inventor： 박상기 ,  김상기 ,  유성욱 ,  김경옥

IPC: G02B6/34 ,  G02B6/10 ,  G02B5/04

CPC classification number: H04B10/27 ,  G02B6/12004 ,  G02B6/29373 ,  G02B6/34 ,  G02B6/4214 ,  G02B2006/12114

Abstract: The present invention discloses an optical module and an optical communication network system comprising the same. The module comprises: a substrate; an interlayer insulating layer disposed on the substrate; an optical waveguide disposed on the interlayer insulating layer; an optical element disposed on the optical waveguide; and a prism disposed between the optical waveguide and the optical element, and having a refractive index which is greater than the refractive index of the optical waveguide.

Abstract translation: 本发明公开了一种光模块和包括该光模块的光通信网络系统。 该模块包括：基板; 设置在所述基板上的层间绝缘层; 布置在所述层间绝缘层上的光波导; 设置在光波导上的光学元件; 以及设置在光波导和光学元件之间并具有大于光波导的折射率的折射率的棱镜。

公开(公告)号：KR101374322B1

公开(公告)日：2014-03-17

申请号：KR1020100125025

申请日：2010-12-08

Applicant: 한국전자통신연구원

Inventor： 김상기 ,  구진근 ,  유성욱 ,  박종문 ,  이진호 ,  나경일 ,  양일석 ,  김종대

IPC: H01L21/336 ,  H01L29/78

Abstract: 반도체 소자의 제조 방법이 제공된다. 반도체 소자의 제조 방법은 제1 도전형의 반도체 기판에 트렌치를 형성하는 것, 트렌치의 측벽 및 바닥면 상에 제2 도전형의 도펀트를 포함하는 트렌치 도펀트 함유막을 형성하는 것, 트렌치 도펀트 함유막 내의 도펀트를 반도체 기판으로 확산시키는 것, 및 트렌치 도펀트 함유막을 제거하는 것을 포함한다.

公开(公告)号：KR100928200B1

公开(公告)日：2009-11-25

申请号：KR1020070110150

申请日：2007-10-31

Applicant: 한국전자통신연구원

Inventor： 박건식 ,  윤용선 ,  김보우 ,  강진영 ,  박종문 ,  유성욱

IPC: H01L31/101 ,  H01L29/70

CPC classification number: G01J5/20 ,  H01L21/762 ,  H01L27/1203

Abstract: 본 발명은 바이폴라 트랜지스터 기반의 비냉각형 적외선 센서 및 그의 제조 방법에 관한 것으로, 기판; 상기 기판으로부터 부유되도록 형성된 적어도 하나의 바이폴라 트랜지스터; 및 상기 적어도 하나의 바이폴라 트랜지스터의 상측면에 형성된 열 흡수층을 포함하고, 상기 적어도 하나의 바이폴라 트랜지스터 각각은 상기 열 흡수층을 통해 흡수된 열에 따라 출력값을 가변하는 것을 특징으로 하며, 이에 의하여 CMOS 공정과 양립되면서도 보다 우수한 온도 변화 감지 특성을 제공할 수 있다.
적외선 센서, 비냉각형, 바이폴라 트랜지스터

Abstract translation: 提供了基于BJT（双极结型晶体管）的非制冷IR传感器及其制造方法。 基于BJT的非制冷红外传感器包括：衬底; 至少一个BJT，其被形成为与衬底分离地浮起; 以及形成在所述至少一个BJT的上表面上的吸热层，其中所述BJT根据通过所述吸热层吸收的热量来改变输出值。 因此，可以提供一种基于BJT的非制冷IR传感器，其能够通过CMOS兼容工艺来实现并且获得更优异的温度变化检测特性。

公开(公告)号：KR100712078B1

公开(公告)日：2007-05-02

申请号：KR1020050119222

申请日：2005-12-08

Applicant: 한국전자통신연구원

Inventor： 박건식 ,  박종문 ,  유성욱 ,  윤용선 ,  김상기 ,  구진근 ,  김보우 ,  노광수

IPC: H01L21/335

Abstract: 본 발명은 4방향 게이트에 의해 수직방향과 수평방향으로 동시에 공핍영역이 조절되는 수평형 접합전계효과 트랜지스터에 관한 것이다. 본 발명에 따른 수평형 접합전계효과 트랜지스터는 수직방향으로의 공핍을 제어하는 상부 및 하부 게이트와, 수평방향으로의 공핍을 제어하는 측면 게이트를 포함하며, 4방향의 게이트와 직교하는 수평방향으로 전도성 캐리어들이 흐르도록 설계된다. 여기서 측면 게이트는 주된 게이트 역할을 하고, 상부 및 하부 게이트는 보조 게이트 역할을 한다. 본 발명에 의하면, 측면 게이트에서 공정 변화에 따른 채널의 폭 및 캐리어 농도 변화가 심하지 않기 때문에 문턱전압 및 흐르는 전류의 균일도가 우수하며, 온-오프 스위치 특성이 우수한 수평형 접합전계효과 트랜지스터 소자를 구현할 수 있다.
JFET(Junction FET), 수평형(Lateral), 공핍, 수평, 측면, 4방향, 게이트

Abstract translation: 本发明涉及一种水平结型场效应晶体管，其中耗尽区通过四路栅极在垂直和水平方向上被同时控制。 根据本发明的水平耦合场效应晶体管包括用于控制垂直方向上的耗尽的上和下栅极和用于控制水平方向上的耗尽的侧栅极， 运营商被设计为流动。 这里，侧门用作主门，并且上门和下门用作辅助门。 根据本发明，由于在栅极宽度，并根据工艺变化严重的阈值电压和流过的电流的均匀性优异的信道的载流子浓度，并开闭的术语开关特性实现优异的横向结型场效应晶体管器件 可以。

公开(公告)号：KR1020060060202A

公开(公告)日：2006-06-05

申请号：KR1020040099118

申请日：2004-11-30

Applicant: 한국전자통신연구원

Inventor： 박건식 ,  유성욱 ,  박종문 ,  윤용선 ,  배윤규 ,  임병원 ,  김상기 ,  구진근 ,  김보우

IPC: H01L29/78 ,  H01L21/336 ,  H01L21/28

CPC classification number: H01L29/7802 ,  H01L21/02068 ,  H01L21/2253 ,  H01L21/67075 ,  H01L29/66719 ,  H01L29/66818

Abstract: 본 발명은 고집적도의 VDMOS(Vertical Diffused Metal Oxide Semiconductor) 트랜지스터를 2번의 포토 마스크 작업으로 제작할 수 있는 단순화된 제조방법에 관한 것이다. 본 발명은 더욱 개량된 자기 정렬 공정을 이용하고, 금속 증착시 발생하는 스텝 커버리지를 이용하여 컨택홀 및 메탈의 마스킹 작업을 생략함으로써 2번의 마스킹 작업만으로 고집적도의 VDMOS를 제작하는 방법을 제공한다.
트랜지스터, 제조 방법, VDMOS, 자기 정렬, 스텝 커버리지

公开(公告)号：KR1020060043957A

公开(公告)日：2006-05-16

申请号：KR1020040091710

申请日：2004-11-11

Applicant: 한국전자통신연구원

Inventor： 유성욱 ,  박종문 ,  박건식 ,  윤용선 ,  김상기 ,  배윤규 ,  임병원 ,  구진근 ,  김보우

IPC: H01L21/60

CPC classification number: H01L24/11 ,  H01L24/12

Abstract: 본 발명은 반도체 소자의 골드 범프 제조방법에 관한 것으로, 기판 상부의 소정 영역에 금속 패드를 형성한 후 상기 금속 패드의 소정 영역이 노출되도록 전체 상부에 보호층을 형성하는 단계와, 노출된 상기 금속 패드 및 상기 보호층의 상부에 소정 두께의 확산 방지층, 접착층 및 포토 레지스트층을 순차적으로 형성하는 단계와, 상기 확산 방지층의 소정 영역이 노출되도록 상기 포토 레지스트층 및 상기 접착층을 순차적으로 제거한 후 상기 결과물의 전체 상부에 씨드 금속층을 형성하는 단계와, 상기 씨드 금속층의 상부에 소정 두께의 골드 범프를 형성한 후 상기 포토 레지스트층의 일부가 노출되도록 상대적으로 두께가 얇은 부분에 형성된 골드 범프와 상기 씨드 금속층을 제거하는 단계와, 상기 접착층이 노출되도록 상기 금속 패드의 상측에 형성된 골드 범프 이외에 형성된 골드 범프, 상기 씨드 금속층 및 상기 포토 레지스트층을 제거한 후 노출된 상기 접착층과 상기 확산 방지층을 순차적으로 제거하는 단계를 포함함으로써, 포토 레지스트층의 들뜸 현상을 억제시킬 수 있으며, 노광 및 현상 과정에서 현상용액에 의한 씨드 금속층의 부식현상으로 범프의 전단강도가 약화되는 문제점을 억제할 수 있는 효과가 있다.
반도체 소자, 골드 범프, 금속 패드, 확산 방지층, 접착층, 씨드 금속층

公开(公告)号：KR100578763B1

公开(公告)日：2006-05-12

申请号：KR1020040081397

申请日：2004-10-12

Applicant: 한국전자통신연구원

Inventor： 박종문 ,  박건식 ,  유성욱 ,  윤용선 ,  김상기 ,  배윤규 ,  임병원 ,  구진근 ,  김보우

IPC: H01L21/336

CPC classification number: H01L21/28587

Abstract: 본 발명은 티형 게이트의 제조방법에 관한 것으로, 보다 상세하게는 전자빔과 광 리소그라피 공정을 이용하여 한 종류의 감광막에서 두 종류의 형상을 형성하고, 소정 두께의 차단막을 형상반전용 상층 감광막과 하층 감광막 사이에 위치되도록 게재함으로써, 화합물 반도체 소자의 제작공정을 용이하게 할 수 있을 뿐만 아니라 제조수율의 향상 및 공정단계의 간략화에 의한 제작비용 절감 효과를 기대할 수 있는 효과가 있다.
화합물 반도체 소자, 티형 게이트, 감광막, 리소그라피

公开(公告)号：KR100523053B1

公开(公告)日：2005-10-24

申请号：KR1020020067280

申请日：2002-10-31

Applicant: 한국전자통신연구원

Inventor： 박건식 ,  구진근 ,  박종문 ,  유성욱 ,  윤용선 ,  백규하 ,  김보우

IPC: H01L29/737

Abstract: 본 발명은 지능형 전력소자에 관한 것으로, SIMOX 기술을 이용한 SOI 기판상에 SiGe HBT, CMOS 소자, 바이폴라 소자 및 LDMOS 소자를 온칩화하고, SiGe HBT와 CMOS 소자, CMOS 소자와 고내압 바이폴라 소자, 고내압 바이폴라 소자와 nLDMOS 소자 사이는 LOCOS법에 의한 필드산화막 하부의 트렌치에 매립된 TEOS막과 다결정실리콘층에 의해 서로 격리시키므로써 고내압 특성을 갖는 서브미크론급 nLDMOS 소자, 고내압/고전류 특성을 만족시키기 위한 바이폴라 소자, 고속디지털 회로용 CMOS 소자 및 초고속 논리회로 구현을 위한 SiGe HBT를 하나의 SOI 기판에 구현하고, LDMOS 소자에서 드리프트층을 개방형으로 형성하여 드레인전계를 효과적으로 분산시키므로써 100V이상의 고내압 특성을 구현하고, 1.5㎛ 급의 에피층을 이용하여 초고속/고내압 특성을 동시에 만족시키고, 트렌치 격� �기술을 이용하여 집적도를 향상시킨다.

公开(公告)号：KR1020050064565A

公开(公告)日：2005-06-29

申请号：KR1020030096037

申请日：2003-12-24

Applicant: 한국전자통신연구원

Inventor： 유성욱 ,  박건식 ,  박종문 ,  윤용선 ,  김상기 ,  김보우 ,  구진근

IPC: H01L21/28

Abstract: 본 발명은 반도체 구조물 상에 절연층을 형성하고 그 내부에 콘택홀을 형성하고, 그 상부에 티타늄막이 최상층인 배리어막을 형성한 후, 콘택홀 내부 바닥면에 대해 수직으로 질소 이온을 주입하고 열처리를 실시하여 절연층 상부의 티타늄막 표면과 콘택홀 내부 바닥면의 티타늄막 표면을 질화시키고, 콘택홀 측면부는 티타늄이 질화되지 않도록 하는 단계를 포함하는 반도체 소자의 금속배선 형성방법을 제공한다. 이 상부에 특히 알루미늄 같은 금속을 증착하면 질화되지 않은 콘택홀 측벽의 티타늄막상에 증착된 알루미늄막은 젖음 특성이 우수하여 티타늄막을 따라 단선이 되지않고 흘러내리기 때문에 고종횡비의 콘택홀 내부에 빈 곳의 발생이 적은 금속 배선의 매립이 용이하도록 해주는 효과가 있다.