公开(公告)号：KR100091103B1

公开(公告)日：1995-11-01

申请号：KR1019920025338

申请日：1992-12-24

Applicant: 한국전자통신연구원

Inventor： 원철호 ,  김성운 ,  모상만 ,  이쌍수 ,  윤석한

IPC: G11C7/00

公开(公告)号：KR1019950015074A

公开(公告)日：1995-06-16

申请号：KR1019930024329

申请日：1993-11-16

Applicant: 한국전자통신연구원

Inventor： 모상만 ,  원철호 ,  김성운 ,  윤석한

IPC: G06F9/46

Abstract: 본 발명은 프로그램이 가능한 타이머에서 타임아웃 인터럽트를 구동하는 방법에 관한 것으로서, 프로그램이 가능한 타이머에서 프로그램된 계수치를 주기적으로 계수하는 방법을 이용하여 타임아웃이 될 때마다 타임아웃을 인지하여 타임아웃 인터럽트 신호를 4클럭동안 구동한 후 철회하고, 또는 이미 타임아웃 인터럽트 신호가 구동되었으면 태그비트(29)의 값을 이용하여 상기 타임아웃 인터럽트 신호가 4클럭동안 지속될 때까지 반복수행한 후 타임아웃 인터럽트 신호의 구동을 철회하는 방법을 제공한다.

公开(公告)号：KR1019950015066A

公开(公告)日：1995-06-16

申请号：KR1019930024327

申请日：1993-11-16

Applicant: 한국전자통신연구원

Inventor： 모상만 ,  원철호 ,  이쌍수 ,  윤석한

IPC: G06F9/00

Abstract: 본 발명은 프로그램이 가능한 타이머에서 하드웨어 인터페이스를 통하여 프로그래밍을 지원하는 방법에 관한 것으로, 그 지원방법은, 타이머(3)를 리셋하여 초기화(단계 12)하고서 입력클럭의 상승에지를 판단하고(단계 13), 어드레스 스트로브 신호가 1인가를 판단하여(단계 14) 1이 아니면, 요구완료신호와 데이타 버스를 초기화 시키고(단계 15), 상기 어드레스 스트로브 신호가 1이면 어드레스 신호를 해독하여 상기 타이머내의 레지스터중 어디에도 해당되지 않으므로 무응답처리를 하고(단계16), 만약 상기 어드레스 신호가 레지스터(MCR)(4)를 가리키면 쓰기 및 읽기신호가 1인지를 판단하여(단계17) 1이 아니면, 상기 MCR(4)에서 읽기수행 및 읽기 요구완료시호를 구동하고 상기 상태(13)로 궤환되고 (단계 18), 상기 상기 및 읽기 요구신호가 1이면, 상기 MCR(4) 쓰기수행 및 쓰기요구 완료신호를 구동하며(단계 19), 또한 상기 어드레스 신호를 해독하여 CCR(8)을 가리키면 쓰기 및 읽기요구신호가 1인가를 판단하여 (단계 20) 1이 아니면 CCR(8)에서 읽기수행 및 읽기요구 완료신호를 구동하고 상기 상태(13)로 되게하고(단계 21), 상기 판단단계(20)에서 1이면 쓰기요구 완료신호를 구동하여 상기 상태(13)로 되는 단계(22) 구성으로 프로그램이 가능한 타이머에서 프로그래밍을 효과적으로 지원할 수 있다.

公开(公告)号：KR100449807B1

公开(公告)日：2004-09-22

申请号：KR1020020081819

申请日：2002-12-20

Applicant: 한국전자통신연구원

Inventor： 한종석 ,  최용석 ,  모상만 ,  김명준 ,  임기욱

IPC: G06F13/00

CPC classification number: G06F13/28

Abstract: The present invention is a data transfer protocol control system with a host bus interface that includes a transmitting/receiving command DMA, a transmitting data DMA and a receiving data DMA for controlling data transfer protocol with a host bus interface considering characteristic, usage frequency, simultaneous processing functions of the command DMA and the data DMAs. A host interface bus is efficiently used and bus usage ratio is distributed properly to support transfer flow properly and improve the entire system performance. The data transfer protocol control system with a host bus interface includes a transmitting/receiving command DMA for instructing the command DMA request buffer to read and write command message data, a transmitting data DMA for instructing the transmitting data DMA request buffer to read the command message data, a receiving data DMA for instructing the receiving data DMA request buffer to write the command message data and a data transfer protocol control device for putting read information, write information and message data on a host bus, receiving message data and a transfer response signal and delivering the message data through the response buffer of the corresponding DMA.

Abstract translation: 本发明是一种具有主机总线接口的数据传输协议控制系统，该主机总线接口包括发送/接收命令DMA，发送数据DMA和接收数据DMA，用于考虑特性，使用频率，同时控制与主机总线接口的数据传输协议 处理命令DMA和数据DMA的功能。 主机接口总线被有效地使用，并且适当地分配总线使用率以正确地支持传输流并提高整个系统性能。 具有主机总线接口的数据传输协议控制系统包括用于指示命令DMA请求缓冲器读取和写入命令消息数据的发送/接收命令DMA，用于指示发送数据DMA请求缓冲器读取命令消息的发送数据DMA 数据;接收数据DMA，用于指示接收数据DMA请求缓冲器写入命令消息数据;以及数据传输协议控制装置，用于将读取信息，写入信息和消息数据放在主机总线上，接收消息数据和传输响应信号 并通过相应DMA的响应缓冲器传递消息数据。

公开(公告)号：KR1020030047544A

公开(公告)日：2003-06-18

申请号：KR1020010078194

申请日：2001-12-11

Applicant: 한국전자통신연구원

Inventor： 박경 ,  모상만 ,  김용연

IPC: G06F13/24

CPC classification number: G06F13/24

Abstract: PURPOSE: A device and method for relaying an interrupt for a communication between processors is provided to transmit an interrupt received by a master processor to a slave processor and generate an interrupt for supporting communication between processors in a system on-chip design having many ARM processors. CONSTITUTION: The second ARM processor executes a master function. The first ARM processor executes a salve function. A vector interrupt control unit(400) selects many interrupt request signals according to priority and transmits the interrupt request signals to the second ARM processor(300). An interrupt relay unit(200) retransmits an interrupt to the first ARM processor(100) designated as a salve process in accordance with a request of the master processor(300) and supports a communication between processors. A master interrupt generation unit(700) is controlled by the master processor(300) and requests an interrupt to the master processor(300) using hardware. A salve interrupt generation unit(800) is controlled by the slave processor(100) and requests an interrupt to the salve processor(100) using hardware. A memory control unit(500) controls a serial port, a timer(600), and a chip external memory access. An internal bus(900) connects the above elements.

Abstract translation: 目的：提供用于中继处理器之间的通信的装置和方法，用于将由主处理器接收的中断发送到从属处理器，并产生用于支持具有许多ARM处理器的系统片上设计的处理器之间的通信的中断 。 构成：第二个ARM处理器执行主功能。 第一个ARM处理器执行一个补全功能。 向量中断控制单元（400）根据优先级选择许多中断请求信号，并将中断请求信号发送给第二ARM处理器（300）。 根据主处理器（300）的请求，中断中继单元（200）向指定为签发进程的第一ARM处理器（100）重传中断，并支持处理器之间的通信。 主中断产生单元（700）由主处理器（300）控制，并使用硬件向主处理器（300）请求中断。 药膏中断产生单元（800）由从属处理器（100）控制，并使用硬件向加药处理器（100）请求中断。 存储器控制单元（500）控制串行端口，定时器（600）和芯片外部存储器存取。 内部总线（900）连接上述元件。

公开(公告)号：KR100329969B1

公开(公告)日：2002-03-27

申请号：KR1019990061128

申请日：1999-12-23

Applicant: 한국전자통신연구원

Inventor： 기안도 ,  모상만 ,  김성운 ,  한우종 ,  윤석한

IPC: G06F12/08

Abstract: 본발명은캐시동일성유지메모리시스템에서캐시충돌방지장치및 그방법과상기방법을실현시키기위한프로그램을기록한컴퓨터로읽을수 있는기록매체에관한것으로, 일관성중계기에노드내부인터페이스에의한참조정보를저장하는상태버퍼를구비하여, 디렉토리참조작업시상태버퍼를먼저참조하여불필요한디렉토리참조를줄이고, 노드내부인터페이스와프로토콜엔진의공유자원충돌을현저하게줄일수 있는캐시동일성유지메모리시스템에서캐시충돌방지장치및 그방법과상기방법을실현시키기위한프로그램을기록한컴퓨터로읽을수 있는기록매체를제공하기위하여, 프로토콜엔진이노드내부인터페이스수단에의해진행되는디렉토리참조작업을관찰하는제 1 단계; 상기프로토콜엔진이상기참조작업이미결상태쓰기인가를판단하는제 2 단계; 상기제 2 단계의판단결과, 상기참조작업이미결상태쓰기이면, 상태버퍼에 해당주소를기록하는제 3 단계; 및상기제 2 단계의판단결과, 상기참조작업이최종상태쓰기이면, 상기상태버퍼에기록된해당주소를제거하는제 4 단계를포함하며, 캐시동일성유지메모리시스템등에이용됨.

公开(公告)号：KR1020010057733A

公开(公告)日：2001-07-05

申请号：KR1019990061128

申请日：1999-12-23

Applicant: 한국전자통신연구원

Inventor： 기안도 ,  모상만 ,  김성운 ,  한우종 ,  윤석한

IPC: G06F12/08

Abstract: PURPOSE: An apparatus and method for preventing a collision of a cache in a cache consistency maintenance memory system is provided to prevent a collision of shared resources between an interface inside of a node and a protocol engine by reducing unnecessary reference of a directory by providing a state buffer which stores reference information in a consistency repeater, and by referring the state buffer. CONSTITUTION: A directory(31) manages a cache. An interface inside of a node(32) refers the directory(31), and approaches the cache. A state buffer(33) stores writing information in the course of referring the directory(31). An interface between nodes(35) transmits and receives a request from a mutual connection network. A protocol engine(34) receives requests from the interface inside of the node(32) and the interface between nodes(35), and monitors that the interface(32) is referring the directory(31).

Abstract translation: 目的：提供一种用于防止高速缓存一致性维护存储器系统中的高速缓存冲突的装置和方法，以通过减少目录的不必要参考来防止节点和协议引擎之间的接口之间的共享资源的冲突， 状态缓冲器，其将参考信息存储在一致性中继器中，并通过参考状态缓冲器。 构成：目录（31）管理缓存。 节点（32）内部的接口参考目录（31），并接近高速缓存。 状态缓冲器（33）在引用目录（31）的过程中存储写入信息。 节点（35）之间的接口从相互连接网络发送和接收请求。 协议引擎（34）从节点（32）内的接口和节点（35）之间的接口接收请求，并监视接口（32）是否引用目录（31）。

公开(公告)号：KR100204565B1

公开(公告)日：1999-06-15

申请号：KR1019960065758

申请日：1996-12-14

Applicant: 한국전자통신연구원

Inventor： 신상석 ,  원철호 ,  모상만 ,  김성운 ,  윤석한

IPC: G06F13/00

Abstract: 본 발명은 바운더리 스캔 입출력 신호 연결 제어장치에 관한 것으로, JTAG(Joint Test Action Group)가 제안하는 IEEE 1149.1 시험 구조 표준을 만족하는 바운더리스캔(Boundary Scan)기능이 내장된 칩들이 다수개 장착된 보드에서, 각 칩들의 바운더리 스캔 경로를 일렬로 연결할 때, 연결되는 순서와 연결 경로의 포함 여부를 임의로 구성 및 변경할 수 있도록 하여, 임의의 바운더리 스캔 경로를 설정할 수 있어 시험성, 편의성, 신뢰성이 우수한 바운더리 스캔 입출력 신호 연결 제어장치가 개시된다.

公开(公告)号：KR1019990026451A

公开(公告)日：1999-04-15

申请号：KR1019970048564

申请日：1997-09-24

Applicant: 한국전자통신연구원

Inventor： 모상만 ,  한우종 ,  신상석 ,  윤석한

IPC: G06F13/00

Abstract: 본 발명은 마스크 불가능 인터럽트 신호 제어기의 구조 및 그 제어 방법에 관한 것으로, 마스크 불가능 인터럽트의 처리 지연시간을 최소화하고 처리율을 증대시키기 위하여 마스크 불가능 인터럽트 제어기 내부에 8비트의 인터럽트 제어 레지스터를 두고, 이 레지스터의 제어 정보를 이용하므로써 프로세서가 요구하는 인터럽트 구동 규칙을 준수하면서 마스크 불가능 인터럽트의 구동 및 철회를 신속하고 효율적으로 처리할 수 있는 마스크 불가능 인터럽트 신호 제어기의 구조 및 그 제어 방법이 제시된다.

公开(公告)号：KR100170506B1

公开(公告)日：1999-03-30

申请号：KR1019950024214

申请日：1995-08-05

Applicant: 한국전자통신연구원

Inventor： 모상만 ,  김성운 ,  윤석한

IPC: G06F9/46

Abstract: 본 발명은 멀티프로세서 인터럽트 처리기 및 인터럽트 처리방법에 관한 것으로서, 그 특징은, 복수의 프로세서를 구비한 멀티프로세서 시스템에 포함되는 멀티프로세서 인터럽트 처리기에 있어서, 수신된 긴급 메시지를 저장하는 소정의 크기의 긴급 메시지 저장수단과, 수신된 일반 메시지들을 저장하는 소정개수의 일반 메시지 저장수단들과, 현재의 제어상태정보를 저장하는 제어상태 저장수단과 및 메시지가 긴급 메시지인지 일반 메시지인지를 구별하여 긴급 메시지이면 상기 긴급 메시지 저장수단에 저장하고 일반 메시지이면 상기 일반 메시지 저장수단에 저장하는 메시지의 수신 및 저장제어수단을 포함하는 데에 있으며, 그 다른 특징은, 복수의 프로세서를 구비한 멀티프로세서 시스템에 포함되는 인터럽트 처리기의 인터럽트 처리 방법에 � ��어서, 인터럽트를 전송하는 인터럽트 버스가 유휴상태가 될 때까지 기다리는 제1과정과, 중재상태로서 송신측에서 상기 인터럽트 버스의 사용권을 얻는 제2과정과, 상기 인터럽트 버스를 통하여 전송되는 메시지의 수신처가 자신인지 아닌지의 여부에 따라 메시지를 수신하거나 상기 제1과정으로 진행하는 제3과정과, 상기 인터럽트 버스를 통하여 수신된 메시지가 긴급 메시지인지 일반 메시지인지의 종류에 따라 상기 수신된 메시지를 긴급 메시지 저장수단에 또는 일반 메시지 저장수단에 저장하는 제4과정 및 수신된 인터럽트에 대하여 오류정보를 포함하는 응답을 송신측에 인터럽트 버스를 통하여 회신하고, 무조건 상기 제2과정으로 진행하는 제5과정을 포함하는 데에 있으며, 그 또 다른 특징은, 인터럽트 처리기의 긴급 인터럽트 구동방법에 � �어서, 상기 인터럽트 처리기를 초기화하는 제1과정과, 상기 인터럽트 처리기가 중재상태인지, 긴급 인터럽트 신호가 구동되었는지 및 긴급 메시지가 저장되어 있는지를 판단하는 제2과정과, 상기 제2과정에서 상기 인터럽트 처리기가 중재상태이고 긴급 인터럽트 신호가 구동되지 않았고 긴급 메시지가 저장되어 있다고 판단되면, 긴급 인터럽트를 구동하고 나서 상기 제2과정으로 진행하는 제3과정 및 소정시간이 경과한 후, 긴급 인터럽트를 철회하는 제4과정을 포함하는 데에 있고, 그 또 다른 특징은, 인터럽트 처리기의 일반 인터럽트 구동 방법에 있어서, 상기 인터럽트 처리기를 초기화하는 제1과정과, 일반 인터럽트가 구동되었는지와 일반 메시지가 저장되어 있는지를 판단하는 제2과정과, 상기 제2과정에서 일반 인터럽트가 구동되지 않았고 일� �� 메시지가 저장되어 있다고 판단되면, 일반 인터럽트를 구동하고 나서 상기 제2과정으로 진행하는 제3과정 및 일반 인터럽트가 구동되어 있고 일반 인터럽트가 읽혀지면, 일반 인터럽트를 철회하는 제4과정을 포함하는 데에 있으며, 그 효과는 인터럽트를 2종류로 나누어 처리함으로써 보다 경제적으로 멀티프로세서 시스템을 운영하여 시스템의 속도를 종래보다 크게 증가시킨다는 데에 있다.