公开(公告)号：KR1019950029944A

公开(公告)日：1995-11-24

申请号：KR1019940007850

申请日：1994-04-14

Applicant: 한국전자통신연구원

Inventor： 성동주 ,  박윤옥 ,  최성훈 ,  안희일

IPC: G06F13/00

Abstract: 본 발명은 주전산기3 시스템 제어기 모듈중 시스템 버스상의 잠금 제어기에 관한 것이다.
종래의 잠금 제어기는 잠금 동작의 어드레스 응답시 lcr신호를 받으면 즉시 재시도 하는 알고리듬으로 되어 있다. 그러나 상기 알고리듬은 잠금의 시간이 길거나 여러 모듈이 같은 영역을 잠금 시키고자 할 경우에 시스템버스상의 큰 트래픽을 발생시킨다.
따라서 본 발명은 한 모듈이 한 영역에 잠금을 걸었을 때 그 영역의 잠금이 풀릴 때까지 다른 모듈은 시스템버스의 사용을 중단하여 시스템 버스의 트래픽을 줄이는 잠금 제어기이다.
다시말하면 잠금 동작의 어드레스 응답시 lcr신호를 받으면 그 영역의 잠금이 플렸는지를 모니터해서 풀렸을 때 요청기로 시스템 버스상에서의 잠금 전송 가능 신호를 주는 방법으로 잠금 제어기를 구현하는 발명이다.

公开(公告)号：KR1019950012514B1

公开(公告)日：1995-10-18

申请号：KR1019930029616

申请日：1993-12-24

Applicant: 한국전자통신연구원

Inventor： 최성훈 ,  박윤옥 ,  성동주 ,  조호길 ,  안희일

IPC: G06F13/38

Abstract: The device is characterized in that a direction signal and an output enable signal of first to sixth buffers are applied to a buffer RAM controller in order to transmit data of a processor to the buffer RAM, in that the direction signal and the output enable signal of the second and third buffers are provided to data buffers to send the data of VME module to the buffer RAM, in that the direction signal and the output enable signal of the fourth and fifth buffers are applied to the data buffer by a DMA controller so as to send the data of the system bus to the buffer RAM, and in that the address transmission to the process, the VME module, and system bus, is performed in buffer RAM from the DMA controller.

Abstract translation: 该装置的特征在于，第一至第六缓冲器的方向信号和输出使能信号被施加到缓冲RAM控制器，以便将处理器的数据发送到缓冲器RAM，因为方向信号和输出使能信号 将第二和第三缓冲器提供给数据缓冲器，以将VME模块的数据发送到缓冲RAM，其中第四和第五缓冲器的方向信号和输出使能信号由DMA控制器施加到数据缓冲器，以便 将系统总线的数据发送到缓冲RAM，并且从DMA控制器在缓冲RAM中执行到处理的地址传输，VME模块和系统总线。

公开(公告)号：KR1019950020205A

公开(公告)日：1995-07-24

申请号：KR1019930029616

申请日：1993-12-24

Applicant: 한국전자통신연구원

Inventor： 최성훈 ,  박윤옥 ,  성동주 ,  조호길 ,  안희일

IPC: G06F13/38

Abstract: 본 발명은 다중처리기 시스템의 시스템 제어기 내부에 있는 버퍼램 제어기에 대한 것이다. 본 발명의 버퍼램 제어기는 다음의 기능을 가진다. 첫째, 프로세서, VME모듈, DMA제어기로 부터 데이타 전송을 위한 요청이 있을때 주변의 데이타버퍼 및 어드레스 버퍼로 방향신호 및 인에이블신호를 제공한다. 둘째 버퍼램으로의 이중 포트를 지원하기 위해서 프로세서에서 버퍼램으로의 데이타요청(proc-rq)과 VME모듈에서 버퍼램으로 의 데이타요청(vme-rq-), DMA제어기에서 버퍼램으로의 데이타 요청(dma-rq-)을 받아서 우선순위를 결정하여 (proc-grn-), (vme-grn-). (dma-grn-)를 출력한다. 셋째, 버퍼램의 칩인에이블신호인(bram-cs[15 : 0])와 쓰기신 호인(bram-we-)신호를 동작시키기 위해 버퍼램 선택 및 쓰기 회로를 만들었으며, 이것의 출력인(proc-ram-cs-[15..0]), (proc-ram-we.), (vme-ram-cs-[5..0]) (vma-rma-we-)가 입력으로 사용되었다. 네째 VME모듈과 버퍼램의 데이타 전송을 원활하게 하기 위해(dbr-ds-)를 받아서(dtack-)와(addr-up)를 VME모듈로 출력해 준다. 다섯째, 위의 기능을 토대로 버퍼램 제어기가 제어하는 버퍼램과 버퍼램 주변의 버퍼들로의 연결도 등을 제시하였다.

公开(公告)号：KR200071926Y1

公开(公告)日：1993-04-13

申请号：KR2019900020969

申请日：1990-12-26

Applicant: 한국전자통신연구원

Inventor： 구교선 ,  김중배 ,  김길호 ,  안희일 ,  천유식

IPC: G06F12/06

公开(公告)号：KR1019920010971B1

公开(公告)日：1992-12-26

申请号：KR1019900021867

申请日：1990-12-26

Applicant: 한국전자통신연구원

Inventor： 구교선 ,  김중배 ,  김길호 ,  안대영 ,  설대학 ,  채미옥 ,  안희일 ,  윤석환

IPC: G06F12/08

Abstract: The circuit transmits data and command to a main memory of system level rapidly by using a data buffer RAM to improve the usage efficiency of input/output bus. The circuit includes a central processing unit (1) for controlling the input/output processor, a RAM (2) for storing some data needed to run a program, an EPROM (3), a buffer RAM (4), connected between the input/output bus (I/O BUS) and the system bus (MAIN BUS), for storing data and commands, a real time clock (RTC;6) for generating reference clock for the system, and an interrupt requester (7) .

Abstract translation: 该电路通过使用数据缓冲RAM快速地将数据和命令快速发送到系统级的主存储器，以提高输入/输出总线的使用效率。 电路包括用于控制输入/输出处理器的中央处理单元（1），用于存储运行程序所需的一些数据的RAM（2），连接在输入端之间的缓冲RAM（4） /输出总线（I / O BUS）和系统总线（MAIN BUS），用于存储数据和命令，用于为系统生成参考时钟的实时时钟（RTC; 6）和中断请求者（7）。

公开(公告)号：KR1019920013154A

公开(公告)日：1992-07-28

申请号：KR1019900021866

申请日：1990-12-26

Applicant: 한국전자통신연구원

Inventor： 김중배 ,  김길호 ,  구교선 ,  안희일

IPC: G06F13/40

Abstract: 내용 없음

公开(公告)号：KR1019920008617A

公开(公告)日：1992-05-28

申请号：KR1019900017339

申请日：1990-10-29

Applicant: 한국전자통신연구원

Inventor： 김덕진 ,  이승규 ,  안희일 ,  손원일 ,  천유식 ,  박승규

IPC: H04L12/933 ,  H04L12/947

Abstract: 내용 없음