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公开(公告)号：KR1019930002790B1
公开(公告)日：1993-04-10
申请号：KR1019900021866
申请日：1990-12-26
Applicant: 한국전자통신연구원
IPC: G06F13/40
Abstract: The address generator circuit for transmitting data at a block unit to improve data transmission rate comprises a decoder (2) for receiving a 32 bit address signal and an address modifier code (AM code) from a master (1) of the versa module Europe (VME) bus system to output a block transmission mode signal (BLKMD) and a selecting signal (SLCTED), an address buffer (3) for outputting the uppermost 24 bit address if in block transmission mode and outputting the 32 bit address if not in block transmission mode, and an address latch and counter (4) for receiving the block transmission mode signal, the selecting signal and a lowermost 7 bit address to output a variable output address (OA) according to the input of a longword signal (LWORD) and counter clock (CNTCLK).
Abstract translation: 用于以块为单位发送数据以提高数据传输速率的地址发生器电路包括：解码器（2），用于从反模块欧洲的主（1）接收32位地址信号和地址修改码（AM码） VME）总线系统输出块传输模式信号（BLKMD）和选择信号（SLCTED），地址缓冲器（3），用于在块传输模式下输出最高的24位地址，并且如果不在块中则输出32位地址 传输模式，以及用于接收块传输模式信号的地址锁存和计数器（4），选择信号和最低的7位地址，以根据长字信号（LWORD）的输入输出可变输出地址（OA），以及 计时器（CNTCLK）。
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Patent Agency Ranking
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公开(公告)号：KR1019920009447B1
公开(公告)日：1992-10-16
申请号：KR1019900021865
申请日：1990-12-26
Applicant: 한국전자통신연구원
IPC: G06F13/20
Abstract: The apparatus is to reduct the load related to input/output processing of a CPU and maintain the consistence of input/output service to increase the efficiency of a system. The apparatus is composed of a requested channel (41), a message processor (43) for transmitting the input message of the requested channel (41) to a command cue (44) and cancelling the interruption of input/output, a service processor (45), a service channel (42) for transmitting the output of the service processor (45) to a CPU (2), and an input/ output interrupting processor (46) for performing interrupting operation according to the control of a MPU (13).
Abstract translation: 该装置用于减少与CPU的输入/输出处理相关的负载，并保持输入/输出服务的一致性，以提高系统的效率。 该装置由请求的信道（41），用于将所请求的信道（41）的输入消息发送到命令提示（44）并消除输入/输出中断的消息处理器（43），服务处理器 45），用于将服务处理器（45）的输出发送到CPU（2）的服务通道（42），以及用于根据MPU（13）的控制执行中断操作的输入/输出中断处理器（46） ）。
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公开(公告)号：KR1019920010971B1
公开(公告)日：1992-12-26
申请号：KR1019900021867
申请日：1990-12-26
Applicant: 한국전자통신연구원
IPC: G06F12/08
Abstract: The circuit transmits data and command to a main memory of system level rapidly by using a data buffer RAM to improve the usage efficiency of input/output bus. The circuit includes a central processing unit (1) for controlling the input/output processor, a RAM (2) for storing some data needed to run a program, an EPROM (3), a buffer RAM (4), connected between the input/output bus (I/O BUS) and the system bus (MAIN BUS), for storing data and commands, a real time clock (RTC;6) for generating reference clock for the system, and an interrupt requester (7) .
Abstract translation: 该电路通过使用数据缓冲RAM快速地将数据和命令快速发送到系统级的主存储器，以提高输入/输出总线的使用效率。 电路包括用于控制输入/输出处理器的中央处理单元（1），用于存储运行程序所需的一些数据的RAM（2），连接在输入端之间的缓冲RAM（4） /输出总线（I / O BUS）和系统总线（MAIN BUS），用于存储数据和命令，用于为系统生成参考时钟的实时时钟（RTC; 6）和中断请求者（7）。
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