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公开(公告)号：KR100119905B1
公开(公告)日：1997-10-29
申请号：KR1019930029351
申请日：1993-12-23
Applicant: 한국전자통신연구원
IPC: G06F15/16
Abstract: A method for controlling multi-stage input que used at a multi processor system memory is disclosed. The system comprises an interface(8) receiving an address bus information and a data bus information; a checking unit(8) for determining the input address and the input data are normal or not; an input que controller(10) for controlling the input of the information according to the output from the checking unit(8); and a memory system(5,6,7) for determining the access between a DRAM controller(14) and a DRAM array(15) by using a multi address que(11) and a multi-data que(12).
Abstract translation: 公开了一种用于控制在多处理器系统存储器处使用的多级输入端口的方法。 该系统包括接收地址总线信息和数据总线信息的接口（8） 用于确定输入地址和输入数据的检查单元（8）是否正常; 用于根据来自检查单元（8）的输出来控制信息的输入的输入排列控制器（10）; 以及用于通过使用多地址队列（11）和多数据队列（12）来确定DRAM控制器（14）和DRAM阵列（15）之间的访问的存储器系统（5,6,7）。
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公开(公告)号：KR1019970029126A
公开(公告)日：1997-06-26
申请号：KR1019950042112
申请日：1995-11-18
Applicant: 한국전자통신연구원
IPC: G06F15/163
Abstract: 본 발명은 메시지 전달 컴퓨터 시스템을 위한 연결망 인터페이스(network interface) 및 메시지 전송방법(message transfer method)에 관한 것으로서, 그 특징은 복수개의 노드들이 상호 연결망을 통하여 서로 연결되어 메시지를 전달하고, 각 노드 내에서는 1개 이상의 프로세서와 지역 공유 메모리가, 필요에 따라서는 입출력 장치도, 노드 버스를 통하여 상호 접속되고 연결망 인터페이스를 통하여 상기 상호 연결망과 접속된 형태의 컴퓨터 시스템을 위한 연결망 인터페이스에 있어서, 상기 연결망 인터페이스의 내부에서 데이터를 전송하는 통로 역할을 하는 지역 버스와, 상기 노드 버스와 상기 지역 버스를 연결시켜주는 버스 연결수단과, 상기 프로세서에 의해 의뢰된 메시지를 상기 지역 버스와 상기 버스 연결수단과 상기 노드 버스를 통하여 상기 지역 공유 모리로부터 읽어와서 패킷화하여 그 패킷을 상기 상호 연결망으로 송신하는 송신부 및 패킷을 상기 상호 연결망으로부터 수신해서 복원하여 상기 지역 버스와 상기 버스 연결수단과 상기 노드 버스를 통하여 상기 지역 공유 메모리에 복원된 메시지를 저장하는 수신부를 포함하는 데에 있다.
그러므로, 그 효과는 메모리 대응 전송방식과 DMA 기반 전송방식을 모두 지원함으로써 메시지의 특징과 성격에 따라 최적의 전송방식으로 전송할 수 있으며 소프트웨어에 대하여 투명하게 전송할 수 있고, 제어 메시지에 대한 브로드캐스트 전송 및 멀티캐스트 전송을 하드웨적으로 지원함으로써 전송 지연시간을 줄이고 전송 대역폭을 높여 전송을 최적화하며 다양한 전송 기능을 제공함에 있다.-
44.发明授权다중프로세서 인터럽트 요청기에서의 인터럽트 송신 및 완료 제어방법(Control scheme of interrupt go and done in a multiprocessor interrupt requester) 失效一种在多处理器中断请求器中控制中断传输和完成的方法，所述方法包括：
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Patent Agency Ranking
公开(公告)号：KR1019960002029A
公开(公告)日：1996-01-26
申请号：KR1019940012745
申请日：1994-06-07
Applicant: 한국전자통신연구원
IPC: G06F13/24
Abstract: 본 발명은 다중프로세서 인터럽트 요청기에서의 전송실패 인터럽트의 구동방법에 관한 것으로서, 본 발명에서는 프로세서간 인터럽트의 전송실패 인터럽트신호 (TFINT)가 구동되지 않았고 응답정보를 검사하는 CHECK 상태이고 전송오류가 발생하였고 유한 재시도 조건에서 재시도 회수가 만료되었고 전송실패 인터럽트 구동이 허용되었을 경우를 인지하여 전송실패 인터럽트 신호(TFINT)를 1로 구동하고, 구동한 전송실패 인터럽트 신호를 철회하는 조건인 전송실패 인터럽트가 이미 구동되어 있고 TMR읽기나 CSR읽기가 발생하는 경우를 인지하여 구동한 전송실패 인터럽트를 철회하는 방법을 제공한다.
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公开(公告)号：KR1019960001092B1
公开(公告)日：1996-01-18
申请号：KR1019930024330
申请日：1993-11-16
Applicant: 한국전자통신연구원
IPC: G06F1/06
Abstract: initializing a timer; repeating the above operation until a raising edge by checking the raising edge; checking a value of a CCR when a clock is at the raising edge; in case of a value "0", copying a MCR on the CCR; in case that the CCR is not 0" and a BCR is not "0", checking whether the BCR is "0" or not; in case that the CCR is "1" and the BCR is "0", copying the MCR on the CCR, and the MCR on the BCR; checking whether the CCR is not "1" and whether the BCR is "0"; in case that the BCR is "0", reducing the CCR by 1, copying it on the BCR; and in case that the BCR is not "0", reducing the value of the BCR by 1.
Abstract translation: 初始化一个定时器; 通过检查提升边缘重复上述操作直到升起边缘; 当时钟处于上升沿时检查CCR的值; 在值“0”的情况下，复制CCR上的MCR; 在CCR不为0“且BCR不为”0“的情况下，检查BCR是否为”0“;如果CCR为”1“且BCR为”0“，则复制MCR CCR和BCR上的MCR;检查CCR是否不是“1”，以及BCR是否为“0”;如果BCR为“0”，则将CCR减少1，将其复制到BCR上; 并且在BCR不为“0”的情况下，将BCR的值减小1。
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公开(公告)号：KR1019950010831B1
公开(公告)日：1995-09-23
申请号：KR1019930024329
申请日：1993-11-16
Applicant: 한국전자통신연구원
IPC: G06F9/46
Abstract: initiating a timer to be programmed, driving a time-out interrupt signal to be "0", and becoming a value of tag bit "0"; executing a clock counting until an input clock to the timer is a rising edge; if the rising edge, generating a time-out in which a value of a current count register as "1" and a value of a base count register as "0"; driving the time-out interrupt signal whenever the time-out is generated and determining whether the clock is the rising edge; if the value of the current count register is not "1" and the value of base count register is not "0", if the time-out interrupt signal is not driven, returning to the executing the clock counting step; if the time-out interrupt signal is driven and the tag bit value is "3", withdrawing the drive of the time-out interrupt signal to change the tag bit value into "0"; if the time-out interrupt signal is driven and the tag bit value is not "3", increasing the tag bit value by "1" and returning to the executing the clock counting step.
Abstract translation: 启动要编程的定时器，将超时中断信号驱动为“0”，并变为标签位“0”的值; 执行时钟计数，直到定时器的输入时钟为上升沿; 如果上升沿，则产生其中当前计数寄存器的值为“1”的超时值和基本计数寄存器的值为“0”; 每当产生超时时驱动超时中断信号，并确定时钟是否是上升沿; 如果当前计数寄存器的值不为“1”，并且基本计数寄存器的值不为“0”，则如果超时中断信号未被驱动，则返回执行时钟计数步骤; 如果超时中断信号被驱动并且标签位值为“3”，则取出超时中断信号的驱动，将标记位值改变为“0”; 如果驱动超时中断信号并且标签位值不为“3”，则将标签位值增加“1”并返回到执行时钟计数步骤。
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公开(公告)号：KR1019950010828B1
公开(公告)日：1995-09-23
申请号：KR1019930024327
申请日：1993-11-16
Applicant: 한국전자통신연구원
IPC: G06F9/00
Abstract: resetting a timer to be programmed; determining whether a clock inputted to the timer is a rising edge; if the rising edge, determining whether an address strobe signal for reading or writing first and second registers within the timer is "1"; if the signal is "1", decoding a given address signal by a process interface circuit; if the given address signal indicates the first register within the timer, determining whether a write and read request signal provided to the first register by the process interface circuit is "1"; if the signal is "1", after performing a write operation in byte unit in the first register by a byte enable signal corresponding to each of bytes of the first register, driving a write request completion signal to return to the step determining whether the clock is the rising edge; if the given address signal indicates the second register within the timer, determining whether the write and read request signal provided to the second register by the process interface circuit is "1"; if the signal is not "1", after performing a read operation in byte unit in the second register by a byte enable signal corresponding to each of bytes of the second register, driving a read request completion signal to return to the step determining whether the clock is the rising edge; and if not, driving only the write request completion signal to return to reset the timer.
Abstract translation: 复位要编程的定时器; 确定输入到定时器的时钟是否是上升沿; 如果上升沿，确定用于读或写定时器内的第一和第二寄存器的地址选通信号是否为“1”; 如果信号为“1”，则通过处理接口电路对给定地址信号进行解码; 如果给定地址信号指示定时器内的第一寄存器，则确定由处理接口电路提供给第一寄存器的写和读请求信号是否为“1”; 如果信号为“1”，则在通过与第一寄存器的每个字节相对应的字节使能信号在第一寄存器中以字节为单位执行写操作之后，驱动写请求完成信号返回到确定时钟 是上升的缘故 如果给定的地址信号指示定时器内的第二寄存器，则确定由处理接口电路提供给第二寄存器的写和读请求信号是否为“1”; 如果信号不是“1”，则在通过与第二寄存器的每个字节对应的字节使能信号在第二寄存器中以字节为单位执行读取操作之后，驱动读取请求完成信号以返回到步骤 时钟是上升的缘故; 如果不是，仅驱动写入请求完成信号返回以重置定时器。
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