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公开(公告)号：KR1020090065195A
公开(公告)日：2009-06-22
申请号：KR1020070132665
申请日：2007-12-17
Applicant: 한국전자통신연구원
IPC: H04N19/43 , H04N19/523
CPC classification number: H04N19/523 , H04N19/43
Abstract: A minute motion estimation method for video encoding and a device thereof are provided to efficiently perform 1-unit, 1/2-unit, and 1/4-unit motion estimations in design that considers hierarchical motion estimation algorithm. A 1-pixel unit pixel buffer(203) stores a 1-pixel unit pixel by using a brightness signal of a reference frame corresponding to a macro block of the current frame. A 1-pixel estimator(211) calculates a 1-pixel unit motion vector and a minimum cost according to the stored pixel and the macro block of the current frame. A 1/2-pixel buffer(209) stores a 1/2-pixel interpolated pixel. A 1/2-pixel estimator(213) calculates a 1/2-pixel unit motion vector and a minimum cost according to the macro block of the current frame, the calculated value, and the stored pixel. A 1/4-pixel buffer stores a 1/4-pixel interpolated pixel.
Abstract translation: 提供了用于视频编码的微小运动估计方法及其装置，用于在考虑分层运动估计算法的设计中有效地执行1单位，1/2单位和1/4单元运动估计。 1像素单位像素缓冲器（203）通过使用与当前帧的宏块相对应的参考帧的亮度信号来存储1像素单位像素。 1像素估计器（211）根据存储的像素和当前帧的宏块计算1像素单位运动矢量和最小成本。 1/2像素缓冲器（209）存储1/2像素内插像素。 1/2像素估计器（213）根据当前帧的宏块，计算的值和存储的像素计算1/2像素单位运动矢量和最小成本。 1/4像素缓冲器存储1/4像素内插像素。
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公开(公告)号：KR100839593B1
公开(公告)日：2008-06-19
申请号：KR1020060096275
申请日：2006-09-29
Applicant: 한국전자통신연구원
IPC: G06F3/00
CPC classification number: G06F15/16
Abstract: 1. 청구범위에 기재된 발명이 속한 기술분야
본 발명은 온칩 네트워크(On-Chip Networks)의 병렬성을 높이기 위한 슬레이브 네트워크 인터페이스 회로 및 그 시스템에 관한 것임.
2. 발명이 해결하려고 하는 기술적 과제
본 발명은 온칩 네트워크 상의 IP(Intellectual Property), 예컨대 마스터모듈(Master)과 슬레이브모듈(Slave)간 데이터 통신의 병렬성(parallelism)을 향상시키기 위해 슬레이브모듈측에 슬레이브 네트워크 인터페이스(SNI; Slave Network Interface)를 탑재시킨, 온칩 네트워크의 병렬성을 높이기 위한 슬레이브 네트워크 인터페이스 회로 및 그 시스템을 제공하는데 그 목적이 있음.
3. 발명의 해결방법의 요지
본 발명은 적어도 하나의 마스터모듈과 적어도 하나의 슬레이브모듈을 구비한 온칩 네트워크(On-Chip Networks)에 있어, 상기 각 슬레이브모듈에 각각 탑재되어, 특정 마스터모듈로부터 자신의 슬레이브모듈의 데이터 전송 방식을 설정받고, 자신의 슬레이브모듈과 상기 온칩 네트워크간의 데이터 송수신 인터페이스를 수행하는 슬레이브 네트워크 인터페이스 회로로서, 상기 슬레이브모듈간에 온칩 버스에 정의된 슬레이브모듈 인터페이스 신호를 통해 해당 데이터를 송수신하고, 상기 온칩 네트워크간에 포워드 패쓰 신호[forward path, 슬레이브 네트워크 인터페이스 => 온칩 네트워크] 및 백워드 패쓰 신호[backward path, 온칩 네트워크 => 슬레이브 네트워크 인터페이스]를 통해 해당 데이터를 송수신하는 것을 특징으로 하는 상기 슬레이브 네트워크 인터페이스 회로를 제공함.
4. 발명의 중요한 용도
본 발명은 온칩 네트워크(OCN) 등에 이용됨.
온칩 네트워크, 마스터모듈, 슬레이브모듈, 데이터 통신, 병렬성, 슬레이브 네트워크 인터페이스(SNI)-
公开(公告)号：KR1020070061307A
公开(公告)日：2007-06-13
申请号：KR1020060090365
申请日：2006-09-19
Applicant: 한국전자통신연구원
Abstract: An SoC equipped with a hybrid communication tool using an on-chip bus and an on-chip network is provided to realize excellent performance by using a suitable communication route according to property of data transmission, as the on-chip bus and the on-chip network are simultaneously applied to the SoC. A processor(200) controls operation of the hardware modules included in the SoC. Each slave module(220) is operated by receiving control of the processor. Each master module(240) is operated without receiving the control of the processor while controlling the slave module. The on-chip bus(210) is a data communication route between the processor and the slave module. The on-chip network(230) is the data communication route between the master module and the slave module. A slave-master module is operated by receiving the control of the processor while controlling the slave module. The slave-master module(250) communicates the data with the processor through the on-chip bus and communicates the data with the slave module through the on-chip network.
Abstract translation: 提供了使用片上总线和片上网络的混合通信工具的SoC，通过使用根据数据传输特性的合适的通信路由，作为片上总线和片上 网络同时应用于SoC。 处理器（200）控制包括在SoC中的硬件模块的操作。 每个从模块（220）通过接收处理器的控制来操作。 每个主模块（240）在控制从模块的同时操作而不接收处理器的控制。 片上总线（210）是处理器和从模块之间的数据通信路由。 片上网络（230）是主模块和从模块之间的数据通信路由。 通过在控制从模块的同时接收处理器的控制来操作从主模块。 从主模块（250）通过片上总线与处理器通信数据，并通过片上网络与从模块通信数据。
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公开(公告)号：KR100670820B1
公开(公告)日：2007-01-19
申请号：KR1020050063265
申请日：2005-07-13
Applicant: 한국전자통신연구원
Abstract: 본 발명은 온칩네트워크 인터페이스 장치 및 방법에 관한 것으로, 다수개로 이루어진 온칩네트워크 포트; 상기 온칩네트워크 포트중 어느 하나로부터 전송받은 데이터를 다른 온칩네트워크 포트로 전송하는 스위치; 및 AMBA 온칩 버스 프로토콜로 설계된 IP 모듈로부터 입력받은 AMBA 신호를 인터페이스하여 상기 온칩네트워크 포트로 출력하고, 상기 온칩네트워크 포트로부터 받은 온칩네트워크 신호를 인터페이스하여 상기 IP 모듈로 출력하는 인터페이스부;로 구성된다. 따라서, AMBA 2.0 온칩 버스 프로토콜에 따르는 신호와 온칩네트워크 프로토콜에 따르는 신호를 인터페이스 하는 장치 및 방법을 통하여 보다 빠른 전송속도로 통신을 수행할 수 있다.
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公开(公告)号：KR1020060067070A
公开(公告)日：2006-06-19
申请号：KR1020050013904
申请日：2005-02-19
Applicant: 한국전자통신연구원
Abstract: 온칩 네트워크 토폴로지 생성 장치 및 그 방법이 개시된다. 알고리즘 단계의 설계 사양이 구현된 레퍼런스 코드를 수행하여 IP 모듈간의 통신 요구량을 분석하고, IP 모듈들간의 통신 요구량을 기초로 IP 모듈들을 최하위 자식노드로 하는 이진트리를 생성한다. 그리고, 이진트리의 소정 중간노드와 연결된 하위 노드들과 소정 중간노드와의 병합 가능한 모든 경우 중에서 면적 및 통신지연시간을 기초로 정의된 비용함수의 값이 최소가 되는 병합을 선택하는 과정을 이진트리의 루트 노드까지 수행하여 트리를 재구성한다. 이로써, 면적 및 통신 지연 시간이 최소가 되는 온칩 네트워크 토폴로지를 생성할 수 있다.
온칩 네트워크 토폴로지, IP 모듈, 통신 요구량, 이진 트리-
Patent Agency Ranking
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公开(公告)号：KR101846498B1
公开(公告)日：2018-04-09
申请号：KR1020140069937
申请日：2014-06-10
Applicant: 한국전자통신연구원
Abstract: 다중경로업데이트레지스터파일(Multi-Path Register File)과상태회귀(State Recovery) 구조를포함하는 CPU 코어및 이의제어방법이개시된다. 본발명의일 면에따른상태회귀가능한내고장성 CPU 코어는동일명령어가요청하는연산을수행하는제1, 제2 및제3 연산논리회로; 상기제1 내지제3 연산논리회로에서상기동일명령어에의해출력되는연산값을비교하여, 2개이상의연산값이동일하면정상상태로판단하고, 그렇지않으면고장상태로판단하는제1 선택기(2oo3 vote); 및상기제1 선택기에서정상상태로판단된경우, 일치하는값을갖는연산값을기록하는레지스터파일(Register file)을포함한다.
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公开(公告)号：KR101737862B1
公开(公告)日：2017-05-19
申请号：KR1020150015261
申请日：2015-01-30
Applicant: 한국전자통신연구원
IPC: G06F12/08
Abstract: 데이터의일치성을유지하고캐시비움을선택적으로수행하여빠르게캐시비움을할 수있는다중캐시시스템에서의캐시비움제어장치및 방법을제시한다. 제시한장치는다수의프로세서코어로부터의캐시비움신호를수신하게되면다수의 L1 캐시에캐시비움신호를보내는 L1 캐시클리어부; 및다수의 L1 캐시로부터의캐시비움완료신호가모두도착하게되면 L2 캐시에캐시비움신호를보내고, L2 캐시로부터캐시비움완료신호를수신함에따라그에상응하는신호를 L1 캐시클리어부에게로보내는 L2 캐시클리어부;를포함한다.
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公开(公告)号：KR1020160094106A
公开(公告)日：2016-08-09
申请号：KR1020150015261
申请日：2015-01-30
Applicant: 한국전자통신연구원
IPC: G06F12/08
CPC classification number: G06F12/0811
Abstract: 데이터의일치성을유지하고캐시비움을선택적으로수행하여빠르게캐시비움을할 수있는다중캐시시스템에서의캐시비움제어장치및 방법을제시한다. 제시한장치는다수의프로세서코어로부터의캐시비움신호를수신하게되면다수의 L1 캐시에캐시비움신호를보내는 L1 캐시클리어부; 및다수의 L1 캐시로부터의캐시비움완료신호가모두도착하게되면 L2 캐시에캐시비움신호를보내고, L2 캐시로부터캐시비움완료신호를수신함에따라그에상응하는신호를 L1 캐시클리어부에게로보내는 L2 캐시클리어부;를포함한다.
Abstract translation: 本发明提供一种用于控制多高速缓存系统中的高速缓存清除的装置和方法，其可以维护数据一致性并选择性地执行高速缓存清除以使得高速缓存能够被快速清除。 所提供的装置包括：L1高速缓存清除单元，如果从多个处理器核心接收到高速缓存清除信号，则向多个L1高速缓存发送高速缓存清除信号; 以及L2高速缓存清除单元，如果从L1高速缓存接收到所有高速缓存清除完成信号，则向L2高速缓存发送高速缓存清除信号，并且当从L2高速缓存接收到高速缓存清除完成信号时，向 L1缓存清除单元。
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公开(公告)号：KR1020150057799A
公开(公告)日：2015-05-28
申请号：KR1020130141597
申请日：2013-11-20
Applicant: 한국전자통신연구원
IPC: G06F12/08
CPC classification number: G06F12/0875 , G06F12/0831 , G06F12/0833
Abstract: 본발명은칩 내에서복수의프로세서가동일메모리로부터프로그램을읽을경우, 캐시메모리에의해발생하는명령어및 데이터의일치성을유지하는캐시제어장치및 방법에관한것이다. 본발명에따른캐시제어장치는명령어캐시에포함되고, 명령어캐시의라인별로변경, 배타, 공유, 무효상태중 적어도어느하나를저장하는 MESI 레지스터를포함하는코히런시제어부및 코히런시제어부와연결되어, 명령어캐시와타 캐시의브로드캐스트주소정보, 리드(read) 또는라이트(write)정보, 히트(hit) 또는미스(miss) 정보를송수신하는코히런시인터페이스부를포함한다. 또한, 본발명에따른캐시제어방법은태그메모리컨트롤러로부터명령어캐시의히트또는미스신호를수신하는히트/ 미스수신단계와, 수신한히트또는미스신호에기초하여코히런시인터페이스로브로드캐스트주소정보, 리드또는라이트정보, 히트또는미스정보를타 캐시로송신하는송신단계와, 코히런시인터페이스를통하여타 캐시의브로드캐스트주소정보, 리드또는라이트정보, 히트또는미스정보를수신하는수신단계및 수신한브로드캐스트주소정보, 리드또는라이트정보, 히트또는미스정보를분석하여명령어캐시의상태정보를변경하고, 리드스타트또는라이트스타트명령신호를전송하는상태변경및 스타트명령신호전송단계를포함한다.
Abstract translation: 本发明涉及一种用于控制高速缓存的装置和方法，从而保持多个处理器从相同存储器读取程序时由高速缓存存储器产生的命令和数据的一致性。 根据本发明，该装置包括：一个包含在命令高速缓存中并包括MESI寄存器的一致性控制单元，其通过命令高速缓冲存储器的行存储改变，排除，共享和无效之中的一个状态; 以及与相关性控制单元连接的一致性接口单元，其发送和接收广播地址信息，读取或写入信息，以及命中高速缓存和其他高速缓存的命中或未命中信息。 该方法包括：命中/未命中接收步骤，从标签存储器控制器接收命令高速缓存的命中或未命中信号; 基于所接收的命中或未命中信号，将广播地址信息，读取或写入信息以及命中或未命中信息发送到其他高速缓存的发送步骤; 通过一致性接口接收广播地址信息，读取或写入信息以及其他高速缓存的命中或未命中信息的接收步骤; 以及状态改变和开始命令信号发送步骤，用于分析接收到的广播地址信息，读取或写入信息，命中或未命中信息，改变命令高速缓存的状态信息，以及发送读取开始或写入开始命令 信号。
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