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    수평형 디모스 소자 및 그 제조 방법
    41.
    发明授权
    수평형 디모스 소자 및 그 제조 방법 有权
    水平调光装置及其制造方法

    公开(公告)号：KR101755718B1

    公开(公告)日：2017-07-07

    申请号：KR1020110122075

    申请日：2011-11-22

    Applicant: 현대자동차주식회사

    Inventor： 이종석 ,  홍경국

    IPC: H01L29/78 ,  H01L21/336

    CPC classification number: H01L29/0657 ,  H01L29/0634 ,  H01L29/1608 ,  H01L29/42368 ,  H01L29/66068 ,  H01L29/7825

    Abstract: 본발명은수평형디모스소자및 그제조방법에관한것으로서, 게이트산화막에집중되는전계를감소시키고, 소자의순방향동작시에발생하는온-저항이낮아질수 있도록한 수평형디모스소자및 그제조방법에관한것이다. 이를위해, 본발명은 P형기판위에 n-드리프트영역이형성된상태에서, n-드리프트영역위에에피텍셜방법으로 p-바디를형성한다음, p-바디영역의일부를식각하여다수개의 p-에피층을형성하여, 역방향전압저지동작시에 n-드리프트영역과 p-바디사이의접합면을비롯하여 p-에피층과 n-드리프트영역접합면사이에공핍층이형성되도록한 새로운구조의수평형디모스소자및 그제조방법을제공하고자한 것이다.

    Abstract translation: 本发明的水平二MOS器件和因为它涉及到用于制造过程，减少在栅极氧化膜中的电场集中和，对出现在该装置的向前操作 - 使得电阻可被降低平衡二MOS器件和制造过程中的头号 ＆lt; 为此，在本发明中的状态下具有在P型衬底中的n - 漂移区，n - 漂移区通过外延方法上的下形成p型体，通过蚀刻p型主体区域的一部分中的多个p-外延的 以形成层，当反向电压阻挡动作，包括n - 漂移区和新的结构的p型主体数之间的接合表面，使得p-外延层和棉纱平衡D.莫尔斯形成的n - 漂移区结耗尽层 及其制造方法。

    반도체 패키지 및 그 제조 방법
    42.
    发明公开
    반도체 패키지 및 그 제조 방법 审中-实审
    半导体封装及其制造方法

    公开(公告)号：KR1020170014635A

    公开(公告)日：2017-02-08

    申请号：KR1020150108330

    申请日：2015-07-30

    Applicant: 현대자동차주식회사

    Inventor： 홍경국 ,  박정희 ,  정영균 ,  천대환 ,  이종석 ,  강수빈

    IPC: H01L23/495 ,  H01L23/488

    CPC classification number: H01L2224/32245

    Abstract: 본발명의일 실시예에따른반도체패키지는기판, 상기기판위에배치되어있는하부리드프레임, 상기하부리드프레임위에배치되어있는제1 반도체소자및 제2 반도체소자, 상기제1 반도체소자및 상기제2 반도체소자위에배치되어있는중간리드프레임, 상기중간리드프레임위에배치되어있는제3 반도체소자및 제4 반도체소자, 그리고상기제3 반도체소자및 상기제4 반도체소자위에배치되어있는상부리드프레임을포함하고, 상기제3 반도체소자및 상기제4 반도체소자는각각상기제1 반도체소자및 상기제2 반도체소자와중첩하고, 상기제1 반도체소자및 상기제2 반도체소자는상기하부리드프레임및 상기중간리드프레임과전기적으로접합되고, 상기제3 반도체소자및 상기제4 반도체소자는상기중간리드프레임및 상기상부리드프레임과전기적으로접합된다.

    반도체 소자 및 그 제조 방법
    43.
    发明授权
    반도체 소자 및 그 제조 방법 有权
    半导体器件及其制造方法

    公开(公告)号：KR101655153B1

    公开(公告)日：2016-09-22

    申请号：KR1020140179659

    申请日：2014-12-12

    Applicant: 현대자동차주식회사

    Inventor： 천대환 ,  이종석 ,  박정희 ,  홍경국 ,  정영균

    IPC: H01L29/72

    CPC classification number: H01L29/7813 ,  H01L29/1608 ,  H01L29/66068 ,  H01L29/66719

    Abstract: 본발명은반도체소자에관한것으로, 구체적으로온 저항을줄여전류의양을증가시킬수 있는반도체소자및 그제조방법에관한것이다. 이를위해, 본발명의일 실시예에따른반도체소자는 n+형탄화규소기판의일면에형성되는 n-형에피층; 상기 n-형에피층상에형성되는 n+ 영역; 상기 n-형에피층및 상기 n+ 영역을관통하는제1 및제2 트렌치; 상기제1 및제2 트렌치각각의내측에형성되는제1 및제2 게이트절연막; 상기제1 및제2 게이트절연막상에형성되는제1 및제2 게이트전극; 상기제1 및제2 트렌치중 하나의트렌치양측에형성되는 p형영역; 상기제1 및제2 게이트전극상에형성되는산화막; 상기 n+ 영역및 상기산화막상에형성되는소스전극; 및상기 n+형탄화규소기판의타면에형성되는드레인전극을포함하고, 상기제1 및제2 트렌치각각의양측에제1 및제2 채널이형성될수 있다.

    은 페이스트의 접합 방법
    44.
    发明公开
    은 페이스트의 접합 방법 无效
    银浆的连接方法

    公开(公告)号：KR1020160057767A

    公开(公告)日：2016-05-24

    申请号：KR1020140158781

    申请日：2014-11-14

    Applicant: 현대자동차주식회사

    Inventor： 강수빈 ,  노현우 ,  홍경국

    IPC: H01L21/48 ,  H01L21/58

    CPC classification number: H01L24/83

    Abstract: 본발명의일 실시예에따른은 페이스트의접합방법은복수개의은 분말및 복수개의주석분말을포함하는은 페이스트를반도체소자또는기판에도포하는단계, 상기반도체소자를상기기판위에배치하는단계, 그리고상기은 페이스트를가열하여접합층을형성하는단계를포함하고, 상기반도체소자및 상기기판은상기접합층을통하여접합된다.

    Abstract translation: 根据本发明的一个实施例，一种用于粘合银浆的方法包括以下步骤：将包含多个银粉和多个锡粉末的银膏涂覆到半导体器件或基板上; 将半导体器件设置在衬底上; 以及通过加热银浆形成粘合层。 半导体器件和衬底可以通过接合层粘合而不使用玻璃料。

    반도체 소자 및 그 제조 방법
    46.
    发明公开
    반도체 소자 및 그 제조 방법 有权
    半导体器件及其制造方法

    公开(公告)号：KR1020160056636A

    公开(公告)日：2016-05-20

    申请号：KR1020140157200

    申请日：2014-11-12

    Applicant: 현대자동차주식회사

    Inventor： 천대환 ,  이종석 ,  박정희 ,  홍경국 ,  정영균

    IPC: H01L29/78 ,  H01L21/336 ,  H01L29/16

    CPC classification number: H01L29/7813 ,  H01L29/7812

    Abstract: 본발명의일 실시예에따른반도체소자는 n+형탄화규소기판의제1면에배치되어있는 n-형에피층, 상기 n-형에피층위에배치되어있는 p형영역, 상기 p형영역을관통하고, 상기 n-형에피층에배치되어있는트렌치, 상기 p형영역위에배치되어있으며, 상기트렌치의양쪽에각각배치되어있는 p+형영역, 상기트렌치와상기 p형영역및 상기 p+형영역사이에배치되어있는 n+형영역, 상기트렌치내부에배치되어있는게이트전극, 상기게이트전극과상기트렌치의내부측면및 하부면사이에배치되어있는제1 게이트절연막, 상기제1 게이트절연막및 상기게이트전극위에배치되어있는제2 게이트절연막, 상기 n+형영역, 상기 p+형영역및 상기제2 게이트절연막위에배치되어있는소스전극, 그리고상기 n+형탄화규소기판의제2면에배치되어있는드레인전극을포함하고, 상기제2 게이트절연막의상부면은상기 n+형영역및 상기 p+형영역의상부면과동일선상에위치한다.

    Abstract translation: 根据本发明的实施例的半导体器件，其可以减小单元电池的面积，包括：n型外延层，设置在n +型碳化硅衬底的第一表面上; 设置在所述n型外延层上的p型区域; 穿过p型区并设置在n型外延层上的沟槽; p +型区域，设置在p型区域上，分别设置在沟槽的两侧; 设置在沟槽与p型区域和p +型区域之间的n +型区域; 设置在沟槽中的栅电极; 设置在所述栅极电极与所述沟槽的内侧表面和下表面之间的第一栅极绝缘层; 设置在所述第一栅极绝缘层和所述栅电极上的第二栅极绝缘层; 设置在n +型区域上的源电极，p +型区域和第二栅极绝缘层; 以及设置在n +型碳化硅衬底的第二表面上的漏电极。 第二栅极绝缘层的上表面与n +型区域和p +型区域的上表面在同一条线上。

    쇼트키 배리어 다이오드 및 그 제조 방법
    47.
    发明公开
    쇼트키 배리어 다이오드 및 그 제조 방법 无效
    肖特彼勒二极管及其制造方法

    公开(公告)号：KR1020150078454A

    公开(公告)日：2015-07-08

    申请号：KR1020130167821

    申请日：2013-12-30

    Applicant: 현대자동차주식회사

    Inventor： 천대환 ,  홍경국 ,  이종석 ,  박정희 ,  정영균

    IPC: H01L29/872 ,  H01L21/329

    CPC classification number: H01L29/872 ,  H01L21/326 ,  H01L29/739

    Abstract: 본발명의일 실시예에따른쇼트키배리어다이오드는 n+ 형탄화규소기판의제1면에배치되어있는 n- 형에피층, 상기 n- 형에피층위에배치되어있는 n 형에피층, 상기 n- 형에피층내에배치되어있는복수개의 p+ 영역, 상기 n 형에피층를관통하고, 상기각 p+ 영역에형성되어있는트렌치, 상기 n 형에피층위 및상기트렌치내에배치되어있는쇼트키전극, 그리고상기 n+ 형탄화규소기판의제2면에배치되어있는오믹전극을포함하고, 상기쇼트키전극은제1 쇼트키전극과상기제1 쇼트키전극으로부터돌출된제2 쇼트키전극을포함하고, 상기제1 쇼트키전극은상기 n 형에피층위에배치되어있고, 상기제2 쇼트키전극은상기트렌치내에배치되어있다.

    Abstract translation: 根据本发明实施例的肖特基势垒二极管包括布置在n +型碳化硅的第一表面上的n型外延层，n型外延层布置在n型外延层上，p + 布置在n型外延层中的区域，穿过n型外延层并形成在每个p +区域中的沟槽，布置在n型外延层和沟槽上的肖特基电极和欧姆电极 其布置在n +碳化硅的第二表面上。 肖特基电极包括从第一肖特基电极突出的第一肖特基电极和第二肖特基电极。 第一肖特基电极配置在n型epi层上。 第二肖特基电极布置在沟槽中。

    반도체 소자 및 그 제조 방법
    49.
    发明授权
    반도체 소자 및 그 제조 방법 有权
    半导体器件及其制造方法

    公开(公告)号：KR101339277B1

    公开(公告)日：2013-12-09

    申请号：KR1020120148602

    申请日：2012-12-18

    Applicant: 현대자동차주식회사

    Inventor： 이종석 ,  홍경국 ,  천대환 ,  정영균

    IPC: H01L29/78 ,  H01L21/336

    CPC classification number: H01L29/66068 ,  H01L29/0878 ,  H01L29/1608 ,  H01L29/41766 ,  H01L29/4236 ,  H01L29/7813 ,  H01L29/66666 ,  H01L29/7827

    Abstract: A semiconductor device according to an embodiment of the present invention includes multiple n type pillar areas and an n- type EPI layer arranged in turn on a first side of an n+ type silicon carbide substrate; a p type EPI layer and an n+ type area arranged in turn on the n type pillar areas and the n- type EPI layer; a trench penetrating the n+ type area and p type EPI layer and arranged on the n type pillar areas and n- type EPI layer; a gate insulating film in the trench; a gate electrode on the gate insulating film; an oxide film on the gate electrode; a source electrode on the p type EPI layer, n+ area, and oxide film; and a drain electrode on a second side of the n+ type silicon carbide substrate, wherein two corner units of the trench are in contact with the n type pillar areas.

    Abstract translation: 根据本发明的实施例的半导体器件包括依次在n +型碳化硅衬底的第一侧上布置的多个n型支柱区域和n型EPI层; 在n型支柱区域和n型EPI层上依次布置p型EPI层和n +型区域; 穿透n +型区域和p型EPI层的沟槽，并布置在n型支柱区域和n-型EPI层上; 沟槽中的栅极绝缘膜; 栅极绝缘膜上的栅电极; 栅电极上的氧化物膜; p型EPI层上的源极，n +面和氧化膜; 以及在n +型碳化硅衬底的第二侧上的漏电极，其中沟槽的两个角单元与n型支柱区域接触。

    반도체 소자 및 그 제조 방법
    50.
    发明授权
    반도체 소자 및 그 제조 방법 有权
    半导体器件及其制造方法

    公开(公告)号：KR101326852B1

    公开(公告)日：2013-11-20

    申请号：KR1020120101966

    申请日：2012-09-14

    Applicant: 현대자동차주식회사

    Inventor： 홍경국 ,  이종석

    IPC: H01L29/78 ,  H01L21/336

    CPC classification number: H01L29/66734 ,  H01L29/0878 ,  H01L29/0882 ,  H01L29/7813

    Abstract: A method for manufacturing a semiconductor device according to one embodiment of the present invention comprises the steps of: forming an n-type epitaxial layer on the first surface of an n+ type silicon carbide substrate; forming a first p+ region by injecting p+ ion into the surface of the n-type epitaxial layer; forming an n+ type epitaxial layer on the first p+ region and the n-type epitaxial layer; forming a p type epitaxial layer on the n+ type epitaxial layer; forming a first n+ region by injecting n+ ion into the surface of the p type epitaxial layer; forming a trench passing through the first n+ region, the p type epitaxial layer, and the n+ type epitaxial layer; forming a gate oxide layer inside the trench; forming a gate electrode on the gate oxide layer; forming an oxide layer on the gate electrode; forming a drain electrode on the second surface of the n+ type silicon carbide substrate; and forming a source electrode covering the p type epitaxial layer and the oxide layer, wherein the trench forming step includes a step of forming a p+ region by etching a part of the first p+ region, and the p+ region is in contact with the entire bottom of the trench.

    Abstract translation: 根据本发明的一个实施例的制造半导体器件的方法包括以下步骤：在n +型碳化硅衬底的第一表面上形成n型外延层; 通过将p +离子注入到n型外延层的表面中来形成第一p +区; 在第一p +区和n型外延层上形成n +型外延层; 在n +型外延层上形成p型外延层; 通过将n +离子注入到p型外延层的表面中来形成第一n +区; 形成穿过第一n +区的沟槽，p型外延层和n +型外延层; 在沟槽内形成栅氧化层; 在栅氧化层上形成栅电极; 在栅电极上形成氧化层; 在n +型碳化硅衬底的第二表面上形成漏电极; 以及形成覆盖所述p型外延层和所述氧化物层的源电极，其中所述沟槽形成步骤包括通过蚀刻所述第一p +区的一部分来形成p +区的步骤，并且所述p +区与整个底部接触 的沟槽。

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