公开(公告)号：DE112010003509T5

公开(公告)日：2012-10-25

申请号：DE112010003509

申请日：2010-08-30

Applicant: IBM

Inventor： HAAS ROBERT ,  PALMATIER PHIL ,  LEENSTRA BOUWE ,  GARANT JOHN

IPC: H01L21/60

Abstract: Ein Bindemetall-Spritzwerkzeug kann einen Füllkopf beinhalten, der eine abgedichtete Kammer, die zum Aufnehmen eines geschmolzenen Bindemetalls (z. B. Lot) und eines Gases bestimmt ist, und eine Düse aufweist, die zum Leiten eines Flusses des geschmolzenen Bindemetalls in Hohlräume in einer Hauptfläche einer Form bestimmt ist. Eine Druckregeleinheit kann regelbar Druck in der Kammer anlegen, um das Bindemetall aus der Düse in die Hohlräume auszustoßen. Die Druckregeleinheit kann außerdem einen Druck in der Kammer regelbar verringern, um zu unterbinden, dass das Bindemetall aus der Düse ausgestoßen wird, beispielsweise wenn der Füllkopf von einem Abstellort auf die Formfläche bewegt wird oder wenn der Füllkopf von der Formfläche weg auf einen Abstellort bewegt wird.

公开(公告)号：GB2488259A

公开(公告)日：2012-08-22

申请号：GB201207123

申请日：2010-12-09

Applicant: IBM

Inventor： ELEFTHERIOU EVANGELOS S ,  HAAS ROBERT ,  HU XIAO-YU

IPC: G06F13/16

Abstract: A Flash memory controller is coupled to a first Flash memory package through a first Flash memory interface and to a second Flash memory package through the first Flash memory interface. The Flash memory controller is designed to receive a first instruction relating to the first Flash memory package and to perform a first process depending on the first instruction. The Flash memory controller is further designed to receive a second instruction relating to the second Flash memory package and to perform a second process depending on the second instruction. The Flash memory controller is further adapted for splitting the first process into at least two first sub-steps and for splitting the second process into at least two second sub-steps. The Flash memory controller is further adapted for executing the first and second sub-steps, and for interleaving execution of first and second sub-steps.

公开(公告)号：GB2488057A

公开(公告)日：2012-08-15

申请号：GB201207470

申请日：2010-11-26

Applicant: IBM

Inventor： ANTONAKOPOULOS THEODORE A ,  CIDECIYAN ROY D ,  ELEFTHERIOU EVANGELOS ,  HAAS ROBERT ,  HU XIAO-YU ,  ILIADIS ILIAS

IPC: G06F11/10 ,  G11C29/00

Abstract: Systems and methods are provided that confront the problem of failed storage integrated circuits (ICs) in a solid state drive (SSD) by using a fault-tolerant architecture along with one error correction code (ECC) mechanism for random/burst error corrections and an L-fold interleaving mechanism. The systems and methods described herein keep the SSD operational when one or more integrated circuits fail and allow the recovery of previously stored data from failed integrated circuits and allow random/burst errors to be corrected in other operational integrated circuits. These systems and methods replace the failed integrated circuits with fully functional/operational integrated circuits treated herein as spare integrated circuits. Furthermore, these systems and methods improve I/O performance in terms of maximum achievable read/write data rate.

公开(公告)号：MX2012007899A

公开(公告)日：2012-08-01

申请号：MX2012007899

申请日：2011-05-25

Applicant: IBM

Inventor： ELEFTHERIOU EVANGELOS S ,  HAAS ROBERT ,  HU XIAOYU ,  NGUYEN DUNG VIET

IPC: H03M13/11

Abstract: Se proporciona un método para la decodificación de una secuencia de bits codificada por un código LPDC. El método comprende proporcionar un conjunto de estados de los bits, incluyendo un primer estado y un segundo estado, y un conjunto de condiciones para cambiar un estado del bit que incluye una primera condición y una segunda condición. La primera condición y la segunda condición son diferentes. El método comprende leer el valor de cada bit de la secuencia, asociar cada bit a un estado respectivo del conjunto, de acuerdo con los valores como se leen, determinar que una condición evaluada se cumple y cambiar el estado del bit objetivo como resultado de que la condición se cumpla. El método puede fijar entonces el valor del bit objetivo de la secuencia de acuerdo con el estado del mismo. Tal método proporciona una solución para la decodificación de una secuencia de bits codificada por un código LDPC con mejor desempeño que el algoritmo de inversión de los bits clásico, sólo con un ligero incremento en la complejidad.

公开(公告)号：GB2485314A

公开(公告)日：2012-05-09

申请号：GB201202415

申请日：2010-08-30

Applicant: IBM

Inventor： HAAS ROBERT ,  GARANT JOHN ,  PALMATIER PHIL ,  LEENSTRA BOUWE

IPC: B23K3/06

Abstract: A bond metal injection tool can include a fill head having a sealed chamber for containing a molten bond metal (e.g., solder) and a gas, and a nozzle for directing a flow of the molten bond metal into cavities in a major surface of a mold. A pressure control device can controllably apply pressure within the chamber to eject the bond metal from the nozzle into the cavities. The pressure control device may also controllably reduce a pressure within the chamber to inhibit the bond metal from being ejected from the nozzle, such as when the fill head is being moved onto the mold surface from a parking location or when the fill head is being moved off the mold surface onto a parking location.

公开(公告)号：DE60131047T2

公开(公告)日：2008-07-31

申请号：DE60131047

申请日：2001-04-17

Applicant: IBM

Inventor： FRELECHOUX LAURENT ,  HAAS ROBERT ,  OSBORNE MICHAEL

IPC: H04Q11/04 ,  H04L12/70 ,  H04L29/06

Abstract: Methods and apparatus are provided for managing protocol information in a PNNI hierarchical network. In a PAR-enabled device ( 1 ) of the network PAR PTSEs received by the PAR-enabled device ( 1 ) from the network are checked to identify redundant protocol information encapsulated in the PAR PTSEs. Protocol information in received PAR PTSEs is then supplied to a protocol device associated with the PAR-enabled device ( 1 ). In some embodiments, protocol information identified as redundant is excluded from the protocol information supplied to the protocol device. In other embodiments, the protocol information supplied to the protocol device is tagged to distinguish redundant protocol information from non-redundant protocol information. This facilitates efficient configuration of the network topology for the protocol in question.

公开(公告)号：DE112011100564B4

公开(公告)日：2021-08-26

申请号：DE112011100564

申请日：2011-01-07

Applicant: IBM

Inventor： PLETKA ROMAN ,  ELEFTHERIOU EVANGELOS ,  HAAS ROBERT ,  HU XIAO-YU ,  HSU YU-CHENG ,  GUPTA LOKESH MOHAN ,  HYDE II JOSEPH SMITH ,  BEN-HASE MICHAEL THOMAS ,  SANCHEZ ALFRED EMILIO ,  ASH KEVIN JOHN

IPC: G06F12/08

Abstract: Vorrichtung für das Einfügen eines Flash-basierten Caches in ein Speichersystem (200), wobei die Vorrichtung Folgendes umfasst:ein Eingabe-/Ausgabe(E/A)-Gehäuse (202a-n) mit einer Vielzahl von Steckplätzen für die Aufnahme von Hostadapters (208a-n) und Einheitenadapters (210a-n);einen Hostadapter, der in einem ersten Steckplatz des E/A-Gehäuses so eingesetzt ist, dass sich der Hostadapter in einem Innenraum des E/A-Gehäuses befindet, wobei der Hostadapter konfiguriert ist, um einen Host (204a-n) mit dem E/A-Gehäuse zu verbinden;einen Einheitenadapter (210a-n), der in einem zweiten Steckplatz des E/A-Gehäuses so eingesetzt ist, dass sich der Einheitenadapter in dem Innenraum des E/A-Gehäuses befindet, wobei der Einheitenadapter konfiguriert ist, um eine Speichereinheit (206a-n) mit dem E/A-Gehäuse zu verbinden;eine Flash-basierte Caching-Einheit („Flash-Cache“) (220an), die in einem dritten Steckplatz des E/A-Gehäuses so eingesetzt ist, dass sich der Flash-Cache in dem Innenraum des E/A-Gehäuses befindet, wobei der Flash-Cache einen Flash-basierten Speicher umfasst, der so konfiguriert ist, dass er Daten zwischenspeichert, die Datenanforderungen zugehörig sind, welche durch das E/A-Gehäuse verarbeitet werden, wobei der Flash-Cache in Bereiche unterteilt ist, die umfassen: einen Lese-Cachebereich (304), der Daten zwischenspeichert, die Lese-Datenanforderungen zugehörig sind, einen Schreib-Cachebereich (302), der Daten zwischenspeichert, die Schreib-Datenanforderungen zugehörig sind, einen Zusatz-Lese-Cachebereich (306), der einen Cache mit Daten verwaltet, die bereits in eine Speichereinheit ausgelagert wurden, so dass die Daten aus dem Zusatz-Lese-Cachebereich abgerufen werden können, und einen Speicherbereich (308) für das Speichern von Daten, die nicht in eine Speichereinheit ausgelagert wurden, so dass die Daten aus dem Speicherbereich abgerufen werden;einen primären Prozessorkomplex (214a) außerhalb des E/A-Gehäuses, der Datenanforderungen verwaltet, welche durch das E/A-Gehäuse verarbeitet werden, wobei der primäre Prozessorkomplex mit dem Hostadapter, dem Einheitenadapter und dem Flash-Cache Daten austauscht, um die Datenanforderungen zu verwalten, wobei der primäre Prozessorkomplex einen ersten DRAM-Cache (Dynamic Random Access Memory, dynamischer Arbeitsspeicher) (216a) für das vorübergehende Zwischenspeichern von Daten umfasst, die Datenanforderungen zugehörig sind, welche durch das E/A-Gehäuse verarbeitet werden, wobei der primäre Prozessorkomplex so konfiguriert ist, dass er Daten, die in dem ersten DRAM-Cache zwischengespeichert sind, in den Flash-Cache auslagert;einen sekundären Prozessorkomplex (214b) außerhalb des E/A-Gehäuses, der als eine sekundäre Verwaltungseinheit für Datenanforderungen dient, welche durch das E/A-Gehäuse verarbeitet werden, wobei der sekundäre Prozessorkomplex mit dem Hostadapter, dem Einheitenadapter und dem Flash-Cache Daten austauscht, um als Reaktion auf einen Ausfall des primären Prozessorkomplexes Datenanforderungen zu verwalten, wobei der sekundäre Prozessorkomplex einen zweiten DRAM-Cache (216b) für das vorübergehende Zwischenspeichern von Daten umfasst, die Datenanforderungen zugehörig sind, welche durch das E/A-Gehäuse verarbeitet werden, wobei der sekundäre Prozessorkomplex so konfiguriert ist, dass er Daten, die in dem zweiten DRAM-Cache zwischengespeichert sind, in den Flash-Cache auslagert.

公开(公告)号：BR112012030634A2

公开(公告)日：2016-08-16

申请号：BR112012030634

申请日：2011-05-25

Applicant: IBM

Inventor： NGUYEN DUNG VIET ,  ELEFTHERIOU EVANGELOS S ,  HAAS ROBERT ,  HU XYAOYU

IPC: H03M13/11

公开(公告)号：GB2509289B

公开(公告)日：2014-10-01

申请号：GB201406779

申请日：2012-08-30

Applicant: IBM

Inventor： GUPTA LOKESH ,  ELEFTHERIOU EVANGELOS STAVROS ,  KOLTSIDAS IOANNIS ,  HU XIAO-YU ,  PLETKA ROMAN ,  HAAS ROBERT ,  BLINICK STEPHEN ,  KALOS MATTHEW JOSEPH ,  NEILSEN KARL ALLEN ,  BENHASE MICHAEL THOMAS

IPC: G06F12/08 ,  G06F12/12

公开(公告)号：DE112012004571T5

公开(公告)日：2014-07-24

申请号：DE112012004571

申请日：2012-08-30

Applicant: IBM

Inventor： GUPTA LOKESH ,  PLETKA ROMAN ,  HAAS ROBERT ,  KALOS MATTHEW ,  NIELSEN KARL ,  BENHASE MICHAEL ,  ELEFTHERIOU EVANGELOS ,  KOLTSIDAS IOANNIS ,  HU XIAO-YU ,  BLINICK STEPHEN

IPC: G06F12/08

Abstract: Beispielhafte Ausführungsformen von Verfahren, System und Computerprogrammprodukt für ein wirkungsvolleres Verschieben von Spuren in einem sekundären Speicher werden bereitgestellt. Da temporäre Bits mit sequenziellen Bits zum Steuern des zeitlichen Ablaufs zum Verschieben der Spur in einem primären Speicher verwendet werden, werden die temporären Bits und die sequenziellen Bits bei einer Ausführungsform lediglich beispielhaft von dem primären Speicher zum sekundären Speicher übertragen. Es wird zugelassen, dass die temporären Bits in dem sekundären Speicher lagern. Zusätzliche Ausführungsformen von System und Computerprogrammprodukt werden offenbart und stellen zugehörige Vorteile bereit.