公开(公告)号：EP3120384A4

公开(公告)日：2017-09-27

申请号：EP14886408

申请日：2014-03-21

Applicant: INTEL CORP

Inventor： RADOSAVLJEVIC MARKO ,  DOYLE BRIAN S ,  PILLARISETTY RAVI ,  MUKHERJEE NILOY ,  DASGUPTA SANSAPTAK ,  THEN HAN WUI ,  CHAU ROBERT S

IPC: H01L29/04 ,  H01L29/12 ,  H01L29/24 ,  H01L29/786

CPC classification number: H01L29/7782 ,  H01L21/02422 ,  H01L21/02568 ,  H01L21/8256 ,  H01L27/1225 ,  H01L27/124 ,  H01L29/0843 ,  H01L29/24 ,  H01L29/66969 ,  H01L29/786 ,  H01L29/78603 ,  H01L29/78681

Abstract: Embodiments of semiconductor assemblies, and related integrated circuit devices and techniques, are disclosed herein. In some embodiments, a semiconductor assembly may include a flexible substrate, a first barrier formed of a first transition metal dichalcogenide (TMD) material, a transistor channel formed of a second TMD material, and a second barrier formed of a third TMD material. The first barrier may be disposed between the transistor channel and the flexible substrate, the transistor channel may be disposed between the second barrier and the first barrier, and a bandgap of the transistor channel may be less than a bandgap of the first barrier and less than a bandgap of the second barrier. Other embodiments may be disclosed and/or claimed.

Abstract translation: 本文公开了半导体组件的实施例以及相关的集成电路器件和技术。 在一些实施例中，半导体组件可以包括柔性衬底，由第一过渡金属二硫属元素化物（TMD）材料形成的第一阻挡层，由第二TMD材料形成的晶体管沟道以及由第三TMD材料形成的第二阻挡层。 第一屏障可以设置在晶体管沟道和柔性衬底之间，晶体管沟道可以设置在第二屏障和第一屏障之间，并且晶体管沟道的带隙可以小于第一屏障的带隙并且小于 第二屏障的带隙。 其他实施例可以被公开和/或要求保护。

公开(公告)号：EP2901485A4

公开(公告)日：2016-06-01

申请号：EP13840258

申请日：2013-06-12

Applicant: INTEL CORP

Inventor： DEWEY GILBERT ,  RADOSAVLJEVIC MARKO ,  PILLARISETTY RAVI ,  CHU-KUNG BENJAMIN ,  MUKHERJEE NILOY

IPC: H01L29/78 ,  H01L21/336 ,  H01L29/06 ,  H01L29/423 ,  H01L29/51 ,  H01L29/775

CPC classification number: H01L29/0673 ,  B82Y10/00 ,  B82Y99/00 ,  H01L29/0665 ,  H01L29/201 ,  H01L29/205 ,  H01L29/408 ,  H01L29/4236 ,  H01L29/42364 ,  H01L29/42392 ,  H01L29/511 ,  H01L29/512 ,  H01L29/513 ,  H01L29/517 ,  H01L29/518 ,  H01L29/66462 ,  H01L29/775 ,  H01L29/78 ,  H01L29/785 ,  H01L29/78696

Abstract: Non-planar semiconductor devices having group III-V material active regions with multi-dielectric gate stacks are described. For example, a semiconductor device includes a hetero-structure disposed above a substrate. The hetero-structure includes a three-dimensional group III-V material body (206) with a channel region. A source and drain material region (226) is disposed above the three-dimensional group III-V material body. A trench is disposed in the source and drain material region separating a source region from a drain region, and exposing at least a portion of the channel region. A gate stack (220, 222, 224) is disposed in the trench and on the exposed portion of the channel region. The gate stack includes a first dielectric layer (220) on outer portions of the channel region (206), a second dielectric layer (222) on an inner portion of the channel region, and a gate electrode (224).

公开(公告)号：EP2901471A4

公开(公告)日：2016-05-18

申请号：EP13842575

申请日：2013-06-25

Applicant: INTEL CORP

Inventor： DASGUPTA SANSAPTAK ,  THEN HAN WUI ,  MUKHERJEE NILOY ,  RADOSAVLJEVIC MARKO ,  CHAU ROBERT S

IPC: H01L29/778 ,  H01L21/336 ,  H01L29/20 ,  H01L29/423

CPC classification number: H01L29/7787 ,  H01L23/535 ,  H01L29/04 ,  H01L29/2003 ,  H01L29/205 ,  H01L29/4236 ,  H01L29/66431 ,  H01L29/66462 ,  H01L29/66545

Abstract: Embodiments include epitaxial semiconductor stacks for reduced defect densities in III-N device layers grown over non-III-N substrates, such as silicon substrates. In embodiments, a metamorphic buffer includes an AlxIn1-xN layer lattice matched to an overlying GaN device layers to reduce thermal mismatch induced defects. Such crystalline epitaxial semiconductor stacks may be device layers for HEMT or LED fabrication, for example. System on Chip (SoC) solutions integrating an RFIC with a PMIC using a transistor technology based on group III-nitrides (III-N) capable of achieving high Ft and also sufficiently high breakdown voltage (BV) to implement high voltage and/or high power circuits may be provided on the semiconductor stacks in a first area of the silicon substrate while silicon-based CMOS circuitry is provided in a second area of the substrate.

Abstract translation: 实施例包括用于在诸如硅衬底的非III-N衬底上生长的III-N器件层中的缺陷密度降低的外延半导体堆叠。 在实施例中，变质缓冲器包括与覆盖的GaN器件层匹配的Al x In 1-x N层晶格以减少热失配引起的缺陷。 这种结晶外延半导体叠层可以是例如用于HEMT或LED制造的器件层。 使用基于能够实现高Ft并且还具有足够高的击穿电压（BV）的III族氮化物（III-N）的晶体管技术将RFIC与PMIC集成的片上系统（SoC）解决方案（SoC）解决方案以实现高电压和/或高 可以在硅衬底的第一区域中的半导体堆叠上提供电源电路，而在衬底的第二区域中提供硅基CMOS电路。

公开(公告)号：DE112013007031B4

公开(公告)日：2022-02-24

申请号：DE112013007031

申请日：2013-06-28

Applicant: INTEL CORP

Inventor： GOEL NITI ,  DEWEY GILBERT ,  METZ MATTHEW V ,  MUKHERJEE NILOY ,  RADOSAVLJEVIC MARKO ,  CHU-KUNG BENJAMIN ,  KAVALIEROS JACK T ,  CHAU ROBERT S

IPC: H01L21/20 ,  H01L21/336 ,  H01L29/205

Abstract: Verfahren zur Herstellung einer auf einem III-V-Material basierenden Vorrichtung, welches umfasst:Ausbilden eines Grabens (103) in einer isolierenden Schicht (102) auf einem Siliziumsubstrat (101);Abscheiden einer auf einem III-V-Material basierenden Pufferschicht (104) im Graben (103) auf dem Siliziumsubstrat (101), wobei die erste Pufferschicht (104) Indium und Phosphor aufweist;das Abscheiden einer zweiten, auf einem III-V-Material basierenden Pufferschicht (105) auf der ersten, auf einem III-V-Material basierenden Pufferschicht (104), wobei die zweite Pufferschicht (105) Indium, Gallium, Arsen und Antimon aufweist; undAbscheiden einem III-V-Material basierenden Vorrichtungskanalschicht (106) auf der zweiten, auf einem III-V-Material basierenden Pufferschicht (105), wobei die Vorrichtungskanalschicht (106) InGaAs oder InGaAsSb aufweist und die Indiumkonzentration in der auf einem III-V-Material basierenden Vorrichtungskanalschicht (106) zumindest 53 % ist.

公开(公告)号：DE112014000536B4

公开(公告)日：2019-06-13

申请号：DE112014000536

申请日：2014-01-09

Applicant: INTEL CORP

Inventor： PILLARISETTY RAVI ,  RACHMADY WILLY ,  LE VAN H ,  SUNG SEUNG HOON ,  KACHIAN JESSICA S ,  KAVALIEROS JACK T ,  THEN HAN WUI ,  DEWEY GILBERT ,  RADOSAVLJEVIC MARKO ,  CHU-KUNG BENJAMIN ,  MUKHERJEE NILOY

IPC: H01L29/78 ,  H01L21/336 ,  H01L29/16 ,  H01L29/201

Abstract: Nicht-planare Halbleitervorrichtung (200; 500), umfassend:eine Hetero-Struktur über einem Substrat (204), wobei die Hetero-Struktur einen Heteroübergang zwischen einer oberen Schicht (207) und einer unteren Schicht (206) unterschiedlicher Zusammensetzung aufweist;eine aktive Schicht (202) über der Hetero-Struktur, welche eine Zusammensetzung aufweist, die zu der der unteren (206) und oberen Schicht (207) der Hetero-Struktur unterschiedlich ist;einen Gate-Elektroden-Stapel (216), der auf einem Kanal-Bereich der aktiven Schicht (202), diesen vollständig umgebend, und in einem Graben in der oberen Schicht (207) und zumindest teilweise in der unteren Schicht (207) der Hetero-Struktur angeordnet ist; undSource- und Drain-Bereiche (210, 212) in der aktiven Schicht (202) und in der oberen Schicht (207), aber nicht in der unteren Schicht (206), auf beiden Seiten des Gate-Elektroden-Stapels (216).

公开(公告)号：SG11201606376WA

公开(公告)日：2016-09-29

申请号：SG11201606376W

申请日：2014-03-21

Applicant: INTEL CORP

Inventor： RADOSAVLJEVIC MARKO ,  DOYLE BRIAN S ,  PILLARISETTY RAVI ,  MUKHERJEE NILOY ,  DASGUPTA SANSAPTAK ,  THEN HAN WUI ,  CHAU ROBERT S

IPC: H01L29/04 ,  H01L29/12 ,  H01L29/786

Abstract: Embodiments of semiconductor assemblies, and related integrated circuit devices and techniques, are disclosed herein. In some embodiments, a semiconductor assembly may include a flexible substrate, a first barrier formed of a first transition metal dichalcogenide (TMD) material, a transistor channel formed of a second TMD material, and a second barrier formed of a third TMD material. The first barrier may be disposed between the transistor channel and the flexible substrate, the transistor channel may be disposed between the second barrier and the first barrier, and a bandgap of the transistor channel may be less than a bandgap of the first barrier and less than a bandgap of the second barrier. Other embodiments may be disclosed and/or claimed.

公开(公告)号：DE112013007031T5

公开(公告)日：2016-02-04

申请号：DE112013007031

申请日：2013-06-28

Applicant: INTEL CORP

Inventor： GOEL NITI ,  METZ MATTHEW V ,  CHU-KUNG BENJAMIN ,  KAVALIEROS JACK T ,  CHAU ROBERT S ,  DEWEY GILBERT ,  MUKHERJEE NILOY ,  RADOSAVLJEVIC MARKO

IPC: H01L21/20

Abstract: Eine erste, auf einem III-V-Material basierende Pufferschicht ist auf einem Siliziumsubstrat abgeschieden. Eine zweite, auf einem III-V-Material basierende Pufferschicht ist auf der ersten, auf einem III-V-Material basierenden Pufferschicht abgeschieden. Eine auf einem III-V-Material basierende Vorrichtungskanalschicht ist auf der zweiten, auf einem III-V-Material basierenden Pufferschicht abgeschieden.

公开(公告)号：DE112014000536T5

公开(公告)日：2015-11-05

申请号：DE112014000536

申请日：2014-01-09

Applicant: INTEL CORP

Inventor： PILLARISETTY RAVI ,  RACHMADY WILLY ,  LE VAN H ,  SUNG SEUNG HOON ,  KACHIAN JESSICA S ,  THEN HAN WUI ,  RADOSAVLJEVIC MARKO ,  CHU-KUNG BENJAMIN ,  MUKHERJEE NILOY ,  KAVALIEROS JACK T ,  DEWEY GILBERT

IPC: H01L29/78 ,  H01L21/336

Abstract: Tiefe Gate-all-around-Halbleitervorrichtungen mit aktiven Germanium- oder Gruppe-III-V-Schichten werden beschrieben. Zum Beispiel umfasst eine nicht-planare Halbleitervorrichtung eine Hetero-Struktur über einem Substrat. Die Hetero-Struktur weist einen Heteroübergang zwischen einer oberen Schicht und einer unteren Schicht unterschiedlicher Zusammensetzung auf. Eine aktive Schicht ist über der Hetero-Struktur angeordnet und weist eine Zusammensetzung auf, die zu der der unteren und oberen Schicht der Hetero-Struktur unterschiedlich ist. Ein Gate-Elektroden-Stapel ist auf einem Kanal-Bereich der aktiven Schicht, diesen vollständig umgebend, und in einem Graben in der oberen Schicht und zumindest teilweise in der unteren Schicht der Hetero-Struktur angeordnet. Source- und Drain-Bereiche sind in der aktiven Schicht und in der oberen Schicht, aber nicht in der unteren Schicht, auf beiden Seiten des Gate-Elektroden-Stapels angeordnet.

公开(公告)号：GB2523931A

公开(公告)日：2015-09-09

申请号：GB201510571

申请日：2013-06-27

Applicant: INTEL CORP

Inventor： CHU-KUNG BENJAMIN ,  LE VAN H ,  CHAU ROBERT S ,  DASGUPTA SANSAPTAK ,  DEWEY GILBERT ,  GOEL NITI ,  KAVALIEROS JACK T ,  METZ MATTHEW V ,  MUKHERJEE NILOY ,  PILLARISETTY RAVI ,  RACHMADY WILLY ,  RADOSAVLJEVIC MARKO ,  THEN HAN WUI ,  ZELICK NANCY M

IPC: H01L21/8238 ,  H01L27/092 ,  H01L29/10 ,  H01L29/78

Abstract: An embodiment uses a very thin layer nanostructure (e.g., a Si or SiGe fin) as a template to grow a crystalline, non-lattice matched, epitaxial (EPI) layer. In one embodiment the volume ratio between the nanostructure and EPI layer is such that the EPI layer is thicker than the nanostructure. In some embodiments a very thin bridge layer is included between the nanostructure and EPI. An embodiment includes a CMOS device where EPI layers covering fins (or that once covered fins) are oppositely polarized from one another. An embodiment includes a CMOS device where an EPI layer covering a fin (or that once covered a fin) is oppositely polarized from a bridge layer covering a fin (or that once covered a fin). Thus, various embodiments are disclosed from transferring defects from an EPI layer to a nanostructure (that is left present or removed). Other embodiments are described herein.

公开(公告)号：GB2522826A

公开(公告)日：2015-08-05

申请号：GB201510001

申请日：2013-06-29

Applicant: INTEL CORP

Inventor： CHU-KUNG BENJAMIN ,  LE VAN H ,  CHAU ROBERT S ,  DASGUPTA SANSAPTAK ,  DEWEY GILBERT ,  GOEL NITIKA ,  KAVALIEROS JACK T ,  METZ MATTHEW V ,  MUKHERJEE NILOY ,  PILLARISETTY RAVI ,  RACHMADY WILLY ,  RADOSAVLJEVIC MARKO ,  THEN HAN WUI ,  ZELICK NANCY M

IPC: H01L29/267 ,  H01L29/06 ,  H01L29/165 ,  H01L29/775

Abstract: An embodiment of the invention includes an epitaxial layer that directly contacts, for example, a nanowire, fin, or pillar in a manner that allows the layer to relax with two or three degrees of freedom. The epitaxial layer may be included in a channel region of a transistor. The nanowire, fin, or pillar may be removed to provide greater access to the epitaxial layer. Doing so may allow for a "all-around gate" structure where the gate surrounds the top, bottom, and sidewalls of the epitaxial layer. Other embodiments are described herein.