公开(公告)号：KR20180022835A

公开(公告)日：2018-03-06

申请号：KR20187002084

申请日：2016-06-27

Applicant: INTEL CORP

Inventor： PILLARISETTY RAVI ,  MAJHI PRASHANT ,  SHAH UDAY ,  MUKHERJEE NILOY ,  KARPOV ELIJAH ,  DOYLE BRIAN ,  CHAU ROBERT

IPC: H01L45/00

CPC classification number: H01L45/122 ,  H01L45/08 ,  H01L45/1233 ,  H01L45/1246 ,  H01L45/1253 ,  H01L45/1273 ,  H01L45/146 ,  H01L45/1675

Abstract: 본개시내용은저항성랜덤액세스메모리(RRAM) 디바이스를형성하는시스템및 방법을제공한다. 본개시내용과부합하는 RRAM 디바이스는기판및 그상에배치된제1 전극을포함한다. RRAM 디바이스는제1 전극상부에배치된제2 전극, 및제1 전극과제2 전극사이에배치된 RRAM 유전체층을포함한다. RRAM 유전체층은제2 전극과 RRAM 유전체층 사이의계면에서의최상부중심부분에서리세스를가진다.

Abstract translation: 本公开提供了用于形成电阻随机存取存储器（RRAM）器件的系统和方法。 符合本公开的RRAM器件包括衬底和设置在衬底上的第一电极。 RRAM器件包括设置在第一电极上方的第二电极以及设置在第一电极和第二电极之间的RRAM电介质层。 RRAM电介质层在第二电极和RRAM电介质层之间的界面的最上部中心部分处具有凹部。

公开(公告)号：KR20180022852A

公开(公告)日：2018-03-06

申请号：KR20187002373

申请日：2015-06-26

Applicant: INTEL CORP

Inventor： DOYLE BRIAN S ,  OGUZ KAAN ,  O'BRIEN KEVIN P ,  KENCKE DAVID L ,  KARPOV ELIJAH V ,  KUO CHARLES C ,  DOCZY MARK L ,  SURI SATYARTH ,  CHAU ROBERT S ,  MUKHERJEE NILOY ,  MAJHI PRASHANT

IPC: H01L43/02 ,  H01L43/08 ,  H01L43/10 ,  H01L43/12

CPC classification number: H01L43/02 ,  H01L43/08 ,  H01L45/085 ,  H01L45/1233 ,  H01L45/145

Abstract: 실시예는장치를포함하고, 이장치는기판상의제1 및제2 전극들; 고정층과자유층 사이의유전체층을포함하는, 제1 및제2 전극들사이의수직자기터널접합(pMTJ); 및제1 및제2 금속층들과직접접촉하는추가적인유전체층을포함하고; (a) 제1 금속층은활성금속을포함하고, 제2 금속은불활성금속을포함하며, (b) 제2 금속층은자유층과직접접촉한다. 다른실시예들이본 명세서에설명된다.

Abstract translation: 一个实施例包括一种装置，包括：在衬底上的第一和第二电极; 第一和第二电极之间的垂直磁隧道结（pMTJ），包括在钉扎层和自由层之间的介电层; 以及与第一和第二金属层直接接触的附加电介质层; （a）第一金属层包含活性金属，第二金属包含惰性金属，和（b）第二金属层与自由层直接接触。 这里描述了其他实施例。

公开(公告)号：KR20180019220A

公开(公告)日：2018-02-23

申请号：KR20187001966

申请日：2015-06-23

Applicant: INTEL CORP

Inventor： KARPOV ELIJAH V ILYA ,  KAVALIEROS JACK T ,  CHAU ROBERT S ,  MUKHERJEE NILOY ,  RIOS RAFAEL ,  MAJHI PRASHANT ,  LE VAN H ,  PILLARISETTY RAVI ,  SHAH UDAY ,  DEWEY GILBERT ,  RADOSAVLJEVIC MARKO

IPC: H01L27/24 ,  H01L21/28 ,  H01L29/786 ,  H01L45/00

CPC classification number: H01L27/2436 ,  H01L21/28 ,  H01L45/06 ,  H01L45/1233 ,  H01L45/16

Abstract: 박막트랜지스터가기판위의금속층의일부분위에퇴적된다. 제1 메모리셀을제공하기위해메모리요소가박막트랜지스터에결합된다. 제2 메모리셀이제1 메모리위에있다. 로직블록이적어도제1 메모리셀에결합된다.

Abstract translation: 薄膜晶体管沉积在衬底上的金属层的一部分上。 存储器元件耦合到薄膜晶体管以提供第一存储器单元。 第二个存储单元现在在一个存储器上。 逻辑块至少耦合到第一存储器单元。

公开(公告)号：WO2012092038A3

公开(公告)日：2012-11-15

申请号：PCT/US2011066271

申请日：2011-12-20

Applicant: INTEL CORP ,  MUKHERJEE NILOY ,  DEWEY GILBERT ,  RADOSAVLJEVIC MARKO ,  CHAU ROBERT S ,  METZ MATTHEW V

Inventor： MUKHERJEE NILOY ,  DEWEY GILBERT ,  RADOSAVLJEVIC MARKO ,  CHAU ROBERT S ,  METZ MATTHEW V

IPC: H01L29/78 ,  H01L21/336

CPC classification number: H01L21/28575 ,  H01L29/66446

Abstract: A method to reduce contact resistance of n-channel transistors by using a III-V semiconductor interlayer in source and drain is generally presented. In this regard, a device is introduced comprising an n-type transistor with a source region and a drain region a first interlayer dielectric layer adjacent the transistor, a trench through the first interlayer dielectric layer to the source region, and a conductive source contact in the trench, the source contact being separated from the source region by a III-V semiconductor interlayer. Other embodiments are also disclosed and claimed.

Abstract translation: 通常使用通过在源极和漏极中使用III-V半导体夹层来降低n沟道晶体管的接触电阻的方法。 在这方面，引入一种器件，其包括具有源极区和漏极区的n型晶体管，与晶体管相邻的第一层间电介质层，穿过第一层间介质层到源极区的沟槽，以及导电源接触 沟槽，源极触点通过III-V半导体夹层与源极区分离。 还公开并要求保护其他实施例。

公开(公告)号：WO2011090577A3

公开(公告)日：2012-02-09

申请号：PCT/US2010059395

申请日：2010-12-08

Applicant: INTEL CORP ,  PILLARISETTY RAVI ,  KAVALIEROS JACK ,  MUKHERJEE NILOY ,  RADOSAVLJEVIC MARKO ,  CHAU ROBERT S ,  SHAH UDAY ,  DEWEY GILBERT ,  RAKSHIT TITASH ,  METZ MATHEW V

Inventor： PILLARISETTY RAVI ,  KAVALIEROS JACK ,  MUKHERJEE NILOY ,  RADOSAVLJEVIC MARKO ,  CHAU ROBERT S ,  SHAH UDAY ,  DEWEY GILBERT ,  RAKSHIT TITASH ,  METZ MATHEW V

IPC: H01L21/8238 ,  H01L21/336 ,  H01L29/78

CPC classification number: H01L29/0665 ,  B82Y10/00 ,  B82Y40/00 ,  H01L29/0673 ,  H01L29/42364 ,  H01L29/66462 ,  H01L29/66795 ,  H01L29/7786 ,  H01L29/785

Abstract: Methods of forming microelectronic structures are described. Embodiments of those methods include forming a III-V tri-gate fin on a substrate, forming a cladding material around the III-V tri-gate fin, and forming a hi k gate dielectric around the cladding material.

Abstract translation: 描述形成微电子结构的方法。 这些方法的实施例包括在衬底上形成III-V三栅极翅片，在III-V三栅极鳍周围形成包层材料，并在包层材料周围形成一个Hi k栅极电介质。

公开(公告)号：WO2011087606A3

公开(公告)日：2011-10-20

申请号：PCT/US2010058683

申请日：2010-12-02

Applicant: INTEL CORP ,  PILLARISETTY RAVI ,  KAVALIEROS JACK T ,  CHU-KUNG BENJAMIN ,  RACHMADY WILLY ,  HUDAIT MANTU K ,  MUKHERJEE NILOY ,  RADOSAVLJEVIC MARKO ,  CHAU ROBERT S

Inventor： PILLARISETTY RAVI ,  KAVALIEROS JACK T ,  CHU-KUNG BENJAMIN ,  RACHMADY WILLY ,  HUDAIT MANTU K ,  MUKHERJEE NILOY ,  RADOSAVLJEVIC MARKO ,  CHAU ROBERT S

IPC: H01L29/772 ,  H01L21/335

CPC classification number: H01L29/7784 ,  H01L29/151 ,  H01L29/155 ,  H01L29/201 ,  H01L29/205 ,  H01L29/401 ,  H01L29/41725 ,  H01L29/41775 ,  H01L29/42316 ,  H01L29/4236 ,  H01L29/517 ,  H01L29/66462 ,  H01L29/775 ,  H01L29/7783 ,  H01L29/78

Abstract: Techniques are disclosed for providing a low resistance self-aligned contacts to devices formed in a semiconductor heterostructure. The techniques can be used, for example, for forming contacts to the gate, source and drain regions of a quantum well transistor fabricated in III-V and SiGe/Ge material systems. Unlike conventional contact process flows which result in a relatively large space between the source/drain contacts to gate, the resulting source and drain contacts provided by the techniques described herein are self-aligned, in that each contact is aligned to the gate electrode and isolated therefrom via spacer material.

Abstract translation: 公开了用于向在半导体异质结构中形成的器件提供低电阻自对准接触的技术。 例如，该技术可用于形成在III-V和SiGe / Ge材料系统中制造的量子阱晶体管的栅极，源极和漏极区的接触。 与导致源极/漏极触点与栅极之间的相对较大空间的常规接触工艺流程不同，由本文描述的技术提供的所得源极触点和漏极触点是自对准的，因为每个触点与栅极电极对齐并且被隔离 由此通过间隔材料。

公开(公告)号：WO2011087610A3

公开(公告)日：2011-10-20

申请号：PCT/US2010058784

申请日：2010-12-02

Applicant: INTEL CORP ,  KAVALIEROS JACK T ,  RACHMADY WILLY ,  MUKHERJEE NILOY ,  RADOSAVLJEVIC MARKO ,  GOE NITI ,  LEE YONG JU ,  MAJHI PRASHANT ,  TSAI WILMAN ,  DEWEY GILBERT

Inventor： KAVALIEROS JACK T ,  RACHMADY WILLY ,  MUKHERJEE NILOY ,  RADOSAVLJEVIC MARKO ,  GOE NITI ,  LEE YONG JU ,  MAJHI PRASHANT ,  TSAI WILMAN ,  DEWEY GILBERT

IPC: H01L29/778 ,  H01L21/335

CPC classification number: H01L29/7786 ,  H01L21/2256 ,  H01L29/20 ,  H01L29/42316 ,  H01L29/47 ,  H01L29/66431 ,  H01L29/66462 ,  H01L29/7787

Abstract: Conductivity improvements in III-V semiconductor devices are described. A first improvement includes a barrier layer that is not coextensively planar with a channel layer. A second improvement includes an anneal of a metal/Si, Ge or SiliconGermanium/III-V stack to form a metal-Silicon, metal-Germanium or metal-SiliconGermanium layer over a Si and/or Germanium doped III-V layer. Then, removing the metal layer and forming a source/drain electrode on the metal-Silicon, metal-Germanium or metal-SiliconGermanium layer. A third improvement includes forming a layer of a Group IV and/or Group VI element over a III-V channel layer, and, annealing to dope the III-V channel layer with Group IV and/or Group VI species. A fourth improvement includes a passivation and/or dipole layer formed over an access region of a III-V device.

Abstract translation: 描述了III-V半导体器件的导电性改进。 第一种改进包括与沟道层不共面的平面的阻挡层。 第二个改进包括金属/ Si，Ge或硅锗/ III-V堆叠的退火以在Si和/或锗掺杂的III-V层上形成金属硅，金属锗或金属硅锗层。 然后，去除金属层并在金属硅，金属锗或金属硅锗层上形成源极/漏极。 第三种改进包括在III-V沟道层上形成IV族和/或VI族元素层，并退火以III-V族沟道层掺杂IV族和/或VI族物质。 第四种改进包括形成在III-V器件的接入区域上方的钝化层和/或偶极子层。

公开(公告)号：WO2010080276A2

公开(公告)日：2010-07-15

申请号：PCT/US2009066944

申请日：2009-12-07

Applicant: INTEL CORP ,  MUKHERJEE NILOY ,  DEWEY GILBERT ,  METZ MATTHEW V ,  KAVALIEROS JACK ,  CHAU ROBERT S

Inventor： MUKHERJEE NILOY ,  DEWEY GILBERT ,  METZ MATTHEW V ,  CHAU ROBERT S

IPC: H01L21/3205 ,  H01L21/28

CPC classification number: H01L29/517 ,  H01L21/285 ,  H01L21/28512 ,  H01L21/76831 ,  H01L21/823418 ,  H01L21/823431 ,  H01L21/823475 ,  H01L23/485 ,  H01L29/0895 ,  H01L29/41791 ,  H01L29/452 ,  H01L29/456 ,  H01L29/518 ,  H01L29/66545 ,  H01L29/66795 ,  H01L29/78 ,  H01L29/785 ,  H01L2924/0002 ,  H01L2924/00

Abstract: A contact to a source or drain region. The contact has a conductive material, but that conductive material is separated from the source or drain region by an insulator.

Abstract translation: 与源极或漏极区的接触。 接触件具有导电材料，但是导电材料通过绝缘体与源极或漏极区域分离。

公开(公告)号：WO2012087581A3

公开(公告)日：2012-09-07

申请号：PCT/US2011063813

申请日：2011-12-07

Applicant: INTEL CORP ,  MURTHY ANAND S ,  GLASS GLENN A ,  GHANI TAHIR ,  PILLARISETTY RAVI ,  MUKHERJEE NILOY ,  KAVALIEROS JACK T ,  KOTLYAR ROZA ,  RACHMADY WILLY ,  LIU MARK Y

Inventor： MURTHY ANAND S ,  GLASS GLENN A ,  GHANI TAHIR ,  PILLARISETTY RAVI ,  MUKHERJEE NILOY ,  KAVALIEROS JACK T ,  KOTLYAR ROZA ,  RACHMADY WILLY ,  LIU MARK Y

IPC: H01L29/78 ,  H01L21/336

CPC classification number: H01L29/0676 ,  H01L21/02532 ,  H01L21/28512 ,  H01L21/28525 ,  H01L21/3215 ,  H01L21/76831 ,  H01L23/535 ,  H01L27/092 ,  H01L27/0924 ,  H01L29/0615 ,  H01L29/0847 ,  H01L29/086 ,  H01L29/165 ,  H01L29/167 ,  H01L29/36 ,  H01L29/41791 ,  H01L29/42392 ,  H01L29/45 ,  H01L29/456 ,  H01L29/4966 ,  H01L29/66477 ,  H01L29/66545 ,  H01L29/6659 ,  H01L29/66628 ,  H01L29/66636 ,  H01L29/66681 ,  H01L29/66931 ,  H01L29/7785 ,  H01L29/78 ,  H01L29/7816 ,  H01L29/7833 ,  H01L29/7848 ,  H01L29/785 ,  H01L29/7851

Abstract: Techniques are disclosed for forming transistor devices having source and drain regions with high concentrations of boron doped germanium. In some embodiments, an in situ boron doped germanium, or alternatively, boron doped silicon germanium capped with a heavily boron doped germanium layer, are provided using selective epitaxial deposition in the source and drain regions and their corresponding tip regions. In some such cases, germanium concentration can be, for example, in excess of 50 atomic % and up to 100 atomic %, and the boron concentration can be, for instance, in excess of 1E20 cm-3. A buffer providing graded germanium and/or boron concentrations can be used to better interface disparate layers. The concentration of boron doped in the germanium at the epi-metal interface effectively lowers parasitic resistance without degrading tip abruptness. The techniques can be embodied, for instance, in planar or non-planar transistor devices.

Abstract translation: 公开了用于形成具有高浓度硼掺杂锗的源区和漏区的晶体管器件的技术。 在一些实施例中，使用选择性外延沉积在源极和漏极区域及其相应的尖端区域中提供原位硼掺杂的锗或替代地掺杂有重硼掺杂的锗层的硼掺杂硅锗。 在一些这样的情况下，锗浓度可以例如超过50原子％并且高达100原子％，并且硼浓度可以例如超过1E20cm-3。 提供分级锗和/或硼浓度的缓冲液可用于更好地连接不同层。 在外延金属界面处掺杂在锗中的硼的浓度有效地降低了寄生电阻而不降低尖端陡峭性。 该技术可以例如在平面或非平面晶体管器件中体现。

公开(公告)号：WO2011087609A2

公开(公告)日：2011-07-21

申请号：PCT/US2010058778

申请日：2010-12-02

Applicant: INTEL CORP ,  RADOSAVLJEVIC MARKO ,  DEWEY GILBERT ,  MUKHERJEE NILOY ,  PILLARISETTY RAVI

Inventor： RADOSAVLJEVIC MARKO ,  DEWEY GILBERT ,  MUKHERJEE NILOY ,  PILLARISETTY RAVI

CPC classification number: H01L29/7782 ,  B82Y10/00 ,  H01L29/66431 ,  H01L29/66462 ,  H01L29/7783 ,  H01L29/7848

Abstract: Embodiments of the present disclosure describe techniques and configurations to impart strain to integrated circuit devices such as horizontal field effect transistors. An integrated circuit device includes a semiconductor substrate, a first barrier layer coupled with the semiconductor substrate, a quantum well channel coupled to the first barrier layer, the quantum well channel comprising a first material having a first lattice constant, and a source structure coupled to the quantum well channel, the source structure comprising a second material having a second lattice constant, wherein the second lattice constant is different than the first lattice constant to impart a strain on the quantum well channel. Other embodiments may be described and/or claimed.

Abstract translation: 本公开的实施例描述了将应变传递给诸如水平场效应晶体管的集成电路器件的技术和配置。 集成电路器件包括半导体衬底，与半导体衬底耦合的第一阻挡层，耦合到第一阻挡层的量子阱沟道，量子阱沟道包括具有第一晶格常数的第一材料以及耦合到 所述源结构包括具有第二晶格常数的第二材料，其中所述第二晶格常数不同于所述第一晶格常数以在所述量子阱沟道上施加应变。 其他实施例可以被描述和/或要求保护。