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公开(公告)号：FR3017746A1
公开(公告)日：2015-08-21
申请号：FR1451297
申请日：2014-02-18
Applicant: ST MICROELECTRONICS ROUSSET
Inventor： MANTELLI MARC , NIEL STEPHAN , REGNIER ARNAUD , LA ROSA FRANCESCO , DELALLEAU JULIEN
IPC: H01L27/115 , H01L29/788
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公开(公告)号：FR2987696B1
公开(公告)日：2014-11-21
申请号：FR1251969
申请日：2012-03-05
Applicant: ST MICROELECTRONICS ROUSSET
Inventor： LA ROSA FRANCESCO , PIZZUTO OLIVIER , NIEL STEPHAN , BOIVIN PHILIPPE , FORNARA PASCAL , LOPEZ LAURENT , REGNIER ARNAUD
IPC: H01L21/8239
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公开(公告)号：FR3000838A1
公开(公告)日：2014-07-11
申请号：FR1350097
申请日：2013-01-07
Applicant: ST MICROELECTRONICS ROUSSET
Inventor： LA ROSA FRANCESCO , NIEL STEPHAN , REGNIER ARNAUD , DALLE-HOUILLIEZ HELENE
IPC: H01L21/3205 , H01L21/3215 , H01L21/8242
Abstract: L'invention concerne un procédé de fabrication dans un substrat semi-conducteur (WF, PW) de transistors à grille verticale (ST31, ST32), comprenant les étapes d'implantation dans la profondeur du substrat d'une couche d'isolation dopée (NISO), pour former une région de source des transistors, réaliser dans le substrat des premières tranchées d'isolation (STI) parallèles, et des secondes tranchées (11) perpendiculaires aux premières tranchées, atteignant la couche d'isolation et isolées du substrat par une première couche d'isolation (18), déposer une première couche conductrice (19) sur la surface du substrat et dans les secondes tranchées, graver la première couche conductrice pour former des grilles verticales (SGC) de transistors dans les secondes tranchées, et des plages de connexion (23) de grille verticale entre l'extrémité des secondes tranchées et un bord du substrat, en conservant une zone de continuité (25) dans la première couche conductrice entre chaque plage de connexion et une seconde tranchée, et implanter des régions dopées (n2) de chaque côté des secondes tranchées, pour former des régions de drain des transistors.
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公开(公告)号：FR2996680A1
公开(公告)日：2014-04-11
申请号：FR1259659
申请日：2012-10-10
Applicant: ST MICROELECTRONICS ROUSSET
Inventor： LA ROSA FRANCESCO , NIEL STEPHAN , REGNIER ARNAUD , GOASDUFF YOANN
IPC: H01L21/8239
Abstract: L'invention concerne un procédé de fabrication sur un substrat semi-conducteur (WF, PW) d'une mémoire non volatile (MEM1), comprenant les étapes d'implantation dans la profondeur du substrat d'une première région dopée (NISO) formant une région de source de transistors de sélection (ST31, ST32), formation dans le substrat (PW), d'une grille enterrée (SGC) comprenant des parties profondes (G1) s'étendant entre une face supérieure du substrat et la première région dopée, implantation entre deux parties profondes adjacentes de la grille enterrée, d'une seconde région dopée (n4) formant une région de drain commune de transistors de sélection communs d'une paire de cellules mémoire, les transistors de sélection de la paire de cellules mémoire présentant ainsi des régions de canal s'étendant entre la première région dopée et la seconde région dopée, le long de faces en regard des deux parties profondes adjacentes de grille enterrée, et implantation le long de bords supérieurs opposés de la grille enterrée, de troisièmes régions dopées formant des régions de source de transistors à accumulation de charge.
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公开(公告)号：FR2981190B1
公开(公告)日：2014-03-21
申请号：FR1159025
申请日：2011-10-06
Applicant: ST MICROELECTRONICS ROUSSET
Inventor： LA ROSA FRANCESCO , FORNARA PASCAL
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Patent Agency Ranking
公开(公告)号：FR2987697A1
公开(公告)日：2013-09-06
申请号：FR1251968
申请日：2012-03-05
Applicant: ST MICROELECTRONICS ROUSSET
Inventor： LA ROSA FRANCESCO , PIZZUTO OLIVIER , NIEL STEPHAN , BOIVIN PHILIPPE , FORNARA PASCAL , LOPEZ LAURENT , REGNIER ARNAUD
IPC: H01L21/8246 , H01L23/12 , H01L27/112
Abstract: L'invention concerne un procédé de fabrication d'une mémoire non volatile comprenant au moins deux cellules mémoire (C31, C32) comportant chacune un transistor à accumulation de charges (FGT31, FGT32) en série avec un transistor de sélection (ST31, ST32), comprenant les étapes consistant à réaliser une grille enterrée (SGC) dans le substrat; implanter, le long d'un premier bord supérieur de la grille enterrée (SGC), une première région dopée (n2) formant une région de drain du transistor de sélection (ST31) d'une première cellule mémoire, et, le long d'un second bord supérieur de la grille enterrée, une seconde région dopée (n2) formant une région de drain du transistor de sélection (ST32) d'une seconde cellule mémoire (C32), et une étape consistant à implanter une troisième région dopée (NISO) s'étendant le long de deux bords inférieurs de la grille enterrée et formant une région de source (S) des transistors de sélection.
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公开(公告)号：FR3072842A1
公开(公告)日：2019-04-26
申请号：FR1759915
申请日：2017-10-20
Applicant: ST MICROELECTRONICS ROUSSET
Inventor： BORREL NICOLAS , FORT JIMMY , LA ROSA FRANCESCO
Abstract: Circuit électronique comportant une borne d'alimentation configurée pour recevoir une tension d'alimentation, une première borne de sortie et une borne de référence destinée à recevoir une tension de référence, et comportant un dispositif de surveillance de la tension d'alimentation, comportant un cœur de générateur de tension de bande interdite comprenant une première borne et une deuxième borne couplées à la borne d'alimentation par l'intermédiaire d'un module d'alimentation en tension, et des moyens de contrôle connectés aux deux bornes du cœur et configurés pour délivrer un signal de contrôle sur la première borne de sortie ayant un premier état lorsque la tension d'alimentation augmente et reste à un premier seuil, et un deuxième état lorsque la tension d'alimentation devient supérieure ou égale au premier seuil, le premier seuil étant au moins égal à la tension de bande interdite.
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公开(公告)号：FR3052291B1
公开(公告)日：2018-11-23
申请号：FR1655067
申请日：2016-06-03
Applicant: ST MICROELECTRONICS ROUSSET
Inventor： LA ROSA FRANCESCO , NIEL STEPHAN , REGNIER ARNAUD
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公开(公告)号：FR3056861A1
公开(公告)日：2018-03-30
申请号：FR1658937
申请日：2016-09-23
Applicant: ST MICROELECTRONICS ROUSSET
Inventor： LA ROSA FRANCESCO
Abstract: Le dispositif (DIS) de gestion du fonctionnement d'au moins un circuit oscillateur en anneau (OSC), comprend un circuit oscillateur maître (OSCM) structurellement identique audit au moins un circuit oscillateur en anneau (OSC), un premier et au moins un deuxième circuit d'alimentation en courant (ALM1, ALM2) configurés pour respectivement alimenter le circuit oscillateur maître (OSCM) et ledit au moins un circuit oscillateur en anneau (OSC). Le circuit oscillateur maître (OSCM) génère une tension d'alimentation maître associée à un régime d'oscillation stable de ce circuit oscillateur maître, un circuit capacitif (C) est chargé avec une tension de charge issue de ladite première tension d'alimentation maître, et une alimentation en courant (I2) dudit au moins un circuit oscillateur en anneau (OSC) est contrôlée par la tension délivrée par le circuit capacitif (C), de façon à conférer un régime d'oscillation stable audit au moins un circuit oscillateur en anneau (OSC).
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公开(公告)号：FR3002811B1
公开(公告)日：2016-05-27
申请号：FR1351837
申请日：2013-03-01
Applicant: ST MICROELECTRONICS ROUSSET
Inventor： REGNIER ARNAUD , NIEL STEPHAN , LA ROSA FRANCESCO
Abstract: L'invention concerne un circuit intégré (IC1) formé sur un substrat semi-conducteur (PW, WF), comprenant une tranchée conductrice (CT) et un premier transistor (FGT11, FGT12) formé sur la surface du substrat, le transistor comprenant : une structure de grille de transistor, une première région dopée (R1) s'étendant dans le substrat entre un premier bord (E1) de la structure de grille et un bord supérieur de la tranchée conductrice (CT), et un premier élément d'espacement (SP1) formé sur le premier bord (E1) de la structure de grille et au-dessus de la première région dopée (R1). Selon l'invention, le premier élément d'espacement (SP1) recouvre complètement la première région dopée (R1) et un siliciure (SI) est présent sur la tranchée conductrice (CT), mais n'est pas présent sur la surface de la première région dopée (R1).
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