公开(公告)号：KR1020140034602A

公开(公告)日：2014-03-20

申请号：KR1020120101147

申请日：2012-09-12

Applicant: 삼성전자주식회사

Inventor： 박재화 ,  문광진 ,  박병률

IPC: H01L21/768 ,  H01L21/28 ,  H01L23/48

CPC classification number: H01L23/481 ,  H01L21/486 ,  H01L21/76898 ,  H01L23/49827 ,  H01L23/53238 ,  H01L23/552 ,  H01L25/0657 ,  H01L2224/03002 ,  H01L2224/0401 ,  H01L2224/0557 ,  H01L2224/06181 ,  H01L2224/11009 ,  H01L2224/13 ,  H01L2224/13007 ,  H01L2224/13022 ,  H01L2224/13082 ,  H01L2224/131 ,  H01L2224/16145 ,  H01L2224/16225 ,  H01L2224/32225 ,  H01L2224/73204 ,  H01L2224/73253 ,  H01L2225/06513 ,  H01L2225/06517 ,  H01L2225/06541 ,  H01L2924/00014 ,  H01L2924/13091 ,  H01L2924/1461 ,  H01L2924/15311 ,  H01L2924/1815 ,  H01L2924/00012 ,  H01L2924/014 ,  H01L2924/00 ,  H01L2224/05552

Abstract: An integrated circuit device includes a semiconductor structure and a through-silicon-via structure (TSV) penetrating the semiconductor structure. The TSV structure includes a conductive plug, a first conductive barrier layer separated from the conductive plug and surrounding the conductive plug, and an insulating thin film formed between the conductive plug and the conductive barrier layer.

Abstract translation: 集成电路器件包括半导体结构和穿透半导体结构的穿硅通孔结构（TSV）。 TSV结构包括导电插塞，与导电插头分离并围绕导电插头的第一导电阻挡层以及形成在导电插塞和导电阻挡层之间的绝缘薄膜。

公开(公告)号：KR1020110090442A

公开(公告)日：2011-08-10

申请号：KR1020100010212

申请日：2010-02-04

Applicant: 삼성전자주식회사

Inventor： 이정길 ,  이창원 ,  이상우 ,  이선우 ,  황기현 ,  박재화 ,  정은지

IPC: H01L21/8247 ,  H01L27/115

CPC classification number: H01L21/28 ,  H01L27/11568 ,  H01L21/02362 ,  H01L21/28052 ,  H01L21/28282 ,  H01L21/31051 ,  H01L21/76224

Abstract: PURPOSE: A non-volatile memory device and a method of manufacturing the same are provided to implement high performance non-volatile memory by improving thermal stability of a gate structure including a non-volatile memory device. CONSTITUTION: In a non-volatile memory device and a method of manufacturing the same, a tunnel oxide film, a reserved charge film storage film, and a dielectric layer are formed on a substrate successively. A first polysilicon layer is formed on a dielectric layer. A prevention barrier film and the second polysilicon layer are formed in the first polysilicon layer. A tunnel film pattern, a charge storage film pattern, a dielectric pattern, a first control gate pattern(114a), a barrier pattern, and a second polysilicon layer by patterning a second polysilicon layer, the barrier film, the first polysilicon layer, the dielectric layer, a reserved charge storage layer, a tunnel oxidation film.

Abstract translation: 目的：提供非易失性存储器件及其制造方法，以通过改善包括非易失性存储器件的栅极结构的热稳定性来实现高性能非易失性存储器。 构成：在非易失性存储装置及其制造方法中，依次在基板上形成隧道氧化膜，保留电荷膜保存膜和电介质层。 第一多晶硅层形成在电介质层上。 在第一多晶硅层中形成防止阻挡膜和第二多晶硅层。 通过图案化第二多晶硅层，阻挡膜，第一多晶硅层，第一多晶硅层，第二多晶硅层，隧道膜图案，电荷存储膜图案，电介质图案，第一控制栅极图案（114a），势垒图案和第二多晶硅层 介电层，保留电荷存储层，隧道氧化膜。

公开(公告)号：KR1020100051137A

公开(公告)日：2010-05-17

申请号：KR1020080110148

申请日：2008-11-07

Applicant: 삼성전자주식회사

Inventor： 박재화 ,  최길현 ,  박희숙 ,  백종민

IPC: H01L21/336

CPC classification number: H01L21/823857 ,  H01L21/823821 ,  H01L21/823842 ,  H01L21/82385 ,  H01L27/105 ,  H01L27/1052

Abstract: PURPOSE: A semiconductor device and a method for manufacturing the same are provided to improve the reliability of the semiconductor device by forming an n-channel MOS transistor with a silicon oxide which is not etched during an etching process. CONSTITUTION: A first gate structure(126) is formed on the first region of a substrate(100). The first gate structure includes a first silicon oxide layer(106), a metal oxide pattern(108a), a metal pattern(110a) and a first conductive pattern(120b). A first dopant region is defined on both sides of the first gate structure. A second gate structure(128) is formed on the second region of the substrate. The second gate structure includes a second silicon oxide layer(116) and a second conductive pattern(120a). A second dopant region(122) is defined on both sides of the second gate structure.

Abstract translation: 目的：提供一种半导体器件及其制造方法，以通过在蚀刻工艺中形成具有未被蚀刻的氧化硅的n沟道MOS晶体管来提高半导体器件的可靠性。 构成：在衬底（100）的第一区域上形成第一栅极结构（126）。 第一栅极结构包括第一氧化硅层（106），金属氧化物图案（108a），金属图案（110a）和第一导电图案（120b）。 第一掺杂剂区域限定在第一栅极结构的两侧。 第二栅极结构（128）形成在衬底的第二区域上。 第二栅极结构包括第二氧化硅层（116）和第二导电图案（120a）。 第二掺杂剂区域（122）限定在第二栅极结构的两侧。

公开(公告)号：KR1020080034226A

公开(公告)日：2008-04-21

申请号：KR1020060100121

申请日：2006-10-16

Applicant: 삼성전자주식회사

Inventor： 박희숙 ,  최길현 ,  이병학 ,  차태호 ,  손웅희 ,  이장희 ,  박재화 ,  성금중

IPC: H01L27/115 ,  H01L21/8247

CPC classification number: H01L21/28273 ,  H01L21/28282 ,  H01L27/11568 ,  H01L29/45

Abstract: A non-volatile memory device and a method of manufacturing the same are provided to realize uniform program access speed by forming a gate structure out of an ohmic layer pattern and forming a gate electrode on the ohmic layer pattern so that the gate electrode may have a stable and low resistance value. A first gate structure(160) is formed on a cell region of a substrate(100), and comprises a charge trap insulation pattern(120a), a conductive layer pattern(130a), a first ohmic layer pattern(140a) including metal silicide and a first gate electrode(150a). A second gate structure(180) is formed on a peripheral region, and comprises a gate oxide layer pattern(124a), a poly silicon pattern(126a), a second ohmic layer pattern(140b) including the metal silicide and a second gate electrode(150b). An impurity region is formed at the substrate surfaces adjacent to the first and the second gate structures respectively.

Abstract translation: 提供了一种非易失性存储器件及其制造方法，以通过在欧姆层图案上形成栅极结构并在欧姆层图案上形成栅电极来实现均匀的程序存取速度，使得栅电极可具有 稳定和低电阻值。 第一栅极结构（160）形成在衬底（100）的单元区域上，并且包括电荷阱绝缘图案（120a），导电层图案（130a），包括金属硅化物的第一欧姆层图案（140a） 和第一栅电极（150a）。 第二栅极结构（180）形成在外围区域上，并且包括栅极氧化物层图案（124a），多晶硅图案（126a），包括金属硅化物的第二欧姆层图案（140b）和第二栅电极 （150B）。 在与第一和第二栅极结构相邻的衬底表面处分别形成杂质区。

公开(公告)号：KR1020080021416A

公开(公告)日：2008-03-07

申请号：KR1020060084814

申请日：2006-09-04

Applicant: 삼성전자주식회사

Inventor： 손웅희 ,  최길현 ,  김병희 ,  이병학 ,  박희숙 ,  박재화

IPC: H01L27/115 ,  H01L21/8247

CPC classification number: H01L27/11521 ,  H01L21/28273 ,  H01L21/32051

Abstract: An NVM(non-volatile memory) device is provided to reduce the resistance of a gate electrode in a peripheral region without affecting the operation characteristic of a cell region by selectively interposing a metal silicide layer between gate polysilicon and a gate metal layer in the peripheral region. A semiconductor substrate having a cell region and a peripheral region is prepared. The semiconductor substrate in the cell region is covered with a tunneling insulation layer(152). A charge storage layer pattern(154a) is formed on the tunneling insulation layer. A blocking insulation layer pattern(156a) is formed on the charge storage layer pattern. A first gate metal layer pattern(160a) is formed on the blocking insulation layer pattern. The semiconductor substrate in the peripheral region is covered with a gate insulation layer pattern(110a). A gate polysilicon pattern(120a) is formed on the gate insulation layer pattern. A metal silicide layer pattern(130a) is formed on the gate polysilicon pattern. A second gate metal layer(180) is formed on the first gate metal layer pattern and the metal silicide layer pattern. The metal silicide layer pattern can include tungsten silicide, cobalt silicide or titanium silicide. The first gate metal layer pattern can include tantalum nitride or titanium nitride. The second gate metal layer can include tungsten nitride/tungsten or titanium nitride/tungsten.

Abstract translation: 提供NVM（非易失性存储器）器件，以通过在外围的栅极多晶硅和栅极金属层之间选择性地插入金属硅化物层来减小外围区域中的栅电极的电阻而不影响电池区域的操作特性 地区。 准备具有单元区域和周边区域的半导体基板。 电池区域中的半导体衬底被隧道绝缘层（152）覆盖。 电荷存储层图案（154a）形成在隧道绝缘层上。 在电荷存储层图案上形成隔离绝缘层图案（156a）。 第一栅极金属层图案（160a）形成在阻挡绝缘层图案上。 外围区域中的半导体衬底被栅极绝缘层图案（110a）覆盖。 栅极多晶硅图案（120a）形成在栅极绝缘层图案上。 在栅极多晶硅图案上形成金属硅化物层图案（130a）。 在第一栅极金属层图案和金属硅化物层图案上形成第二栅极金属层（180）。 金属硅化物层图案可以包括硅化钨，硅化钴或硅化钛。 第一栅极金属层图案可以包括氮化钽或氮化钛。 第二栅极金属层可以包括氮化钨/钨或氮化钛/钨。

公开(公告)号：KR1020080003640A

公开(公告)日：2008-01-08

申请号：KR1020060062119

申请日：2006-07-03

Applicant: 삼성전자주식회사

Inventor： 박재화 ,  손웅희 ,  김병희 ,  이병학 ,  박희숙

IPC: H01L21/336 ,  H01L21/3063

CPC classification number: H01L21/28035 ,  H01L21/28247 ,  H01L21/32134 ,  H01L29/4925

Abstract: A gate pattern of a semiconductor device and a method for fabricating the same are provided to recover sufficiently an edge of a damaged gate dielectric by wet-etching a side wall of a poly silicon pattern and performing a selective re-oxidation process. A preliminary gate pattern(120) including a gate dielectric(110) and a poly silicon pattern(122) is formed on a semiconductor substrate. A side wall of the poly silicon pattern is wet-etched. A selective re-oxidation process is performed on the preliminary gate pattern. The wet-etching on the side wall of the poly silicon pattern is performed by using a solution having an etch selectivity with respect to the poly silicon pattern. The solution contains NH4F, dimethyl acetamide, and CH3COONH4. The wet-etching on the side wall of the poly silicon pattern exposes an edge of the gate dielectric.

Abstract translation: 提供半导体器件的栅极图案及其制造方法，以通过湿式蚀刻多晶硅图案的侧壁并进行选择性再氧化处理来充分恢复损坏的栅极电介质的边缘。 在半导体衬底上形成包括栅极电介质（110）和多晶硅图案（122）的初步栅极图案（120）。 多晶硅图案的侧壁被湿式蚀刻。 对初步栅极图案进行选择性再氧化处理。 通过使用具有相对于多晶硅图案的蚀刻选择性的溶液来进行多晶硅图案的侧壁上的湿蚀刻。 该溶液含有NH 4 F，二甲基乙酰胺和CH 3 COONH 4。 在多晶硅图案的侧壁上的湿蚀刻暴露了栅极电介质的边缘。

公开(公告)号：KR100735523B1

公开(公告)日：2007-07-04

申请号：KR1020050107619

申请日：2005-11-10

Applicant: 삼성전자주식회사

Inventor： 박재화 ,  손웅희 ,  이병학 ,  김병희 ,  박희숙

IPC: H01L21/02 ,  H01L21/28

CPC classification number: B01J19/129 ,  B01J2219/0894 ,  H01L21/28185

Abstract: 반도체 소자 제조 공정 중 발생된 수소 가스를 보다 효과적으로 제거할 수 있는 반도체 소자 제조 방법이 제공된다. 반도체 소자 제조 방법은 수소 가스가 잔류하는 챔버로부터 기판을 제거하고, 챔버 내로 산소 가스 또는 오존 가스를 주입하고, 챔버 내에 플라즈마를 발생시키고, 챔버로부터 OH 라디칼을 제거하는 것을 포함한다.
수소 가스, OH 라디칼, 플라즈마

Abstract translation: 提供了一种能够更有效地去除在半导体器件制造过程中产生的氢气的半导体器件制造方法。 一种半导体器件制造方法，包括：从其中保留氢气的腔室中移除衬底;将氧气或臭氧气体注入腔室;在腔室中产生等离子体;以及从腔室移除OH自由基。

公开(公告)号：KR100630695B1

公开(公告)日：2006-10-02

申请号：KR1020040061424

申请日：2004-08-04

Applicant: 삼성전자주식회사

Inventor： 문광진 ,  최길현 ,  이상우 ,  박재화

IPC: H01L27/108

CPC classification number: H01L21/76889 ,  H01L21/28518 ,  H01L21/32137 ,  H01L27/10852 ,  H01L28/91 ,  H01L28/92

Abstract: 미세한 셀 면적에 형성되는 실린더형 하부 전극을 가지는 반도체 메모리 소자의 제조 방법에 관하여 개시한다. 본 발명에서는 도전 영역을 가지는 반도체 기판상에 개구부를 가지는 몰드 패턴을 형성한다. 개구부 내에 상기 도전 영역을 덮는 제1 금속막을 형성한다. 도전 영역을 덮는 제1 금속막을 실리사이드화하여 도전 영역 표면에 금속 실리사이드막을 형성한다. 제1 금속막 중 실리사이드화되지 않고 남은 부분을 건식 식각 방법에 의하여 제거한다. 개구부 내에 제2 금속막을 형성하여 실린더형 하부 전극을 형성한다.
OCS, 하부 전극, Ti, 실리사이드, TiN, 건식, 인시튜, 몰드 패턴

Abstract translation: 它公开相对于用于制造具有形成于微细小区区域的圆筒状的下部电极的半导体存储器件的方法。 在本发明中，由此形成具有具有导电区域的半导体衬底上具有开口的模制图案。 以形成第一金属膜中的开口，以覆盖导电区域。 化学硅化物覆盖所述导电区域的第一金属膜，以形成在所述导电表面积的金属硅化物膜。 剩余部分中的第一金属膜的硅化不通过干蚀刻法除去。 在开口中形成第二金属膜以形成一个圆筒状的下电极。

公开(公告)号：KR1020060083480A

公开(公告)日：2006-07-21

申请号：KR1020050004196

申请日：2005-01-17

Applicant: 삼성전자주식회사

Inventor： 박희숙 ,  최길현 ,  이창원 ,  이병학 ,  윤선필 ,  임동찬 ,  박재화 ,  이장희 ,  손웅희

IPC: H01L21/24 ,  H01L21/28 ,  H01L21/336 ,  H01L21/205

CPC classification number: H01L29/4933 ,  C23C16/42 ,  H01L21/28061 ,  H01L21/28194 ,  H01L21/28556 ,  H01L21/76846 ,  H01L29/517

Abstract: 저저항을 갖는 도전성 패턴을 형성하기 위해 사용될 수 있는 오믹막 및 이의 형성 방법 그리고 상기 오믹막을 포함하는 반도체 장치의 제조 방법에서, 상기 오믹막은 텅스텐과 실리콘의 비율이 1 : 5 내지 15인 텅스텐 실리사이드로 이루어진다. 특히, 상기 텅스텐 실리사이드는 1 : 25 내지 160의 가스 분압비를 갖는 텅스텐 소오스 가스와 실리콘 소오스 가스를 포함하고, 챔버 내부의 전체 압력 중에서 2.05 내지 30%의 부분 압력을 조성하는 반응 가스를 사용하여 획득한다. 상기 오믹막을 도전성 패턴에 적용함으로서 도전성 패턴의 저항을 감소시킬 수 있다.

公开(公告)号：KR1020060064201A

公开(公告)日：2006-06-13

申请号：KR1020040102916

申请日：2004-12-08

Applicant: 삼성전자주식회사

Inventor： 박재화 ,  최길현 ,  이창원 ,  이병학 ,  박희숙 ,  손웅희 ,  유종렬 ,  윤선필 ,  이장희 ,  임동찬

IPC: H01L29/78

CPC classification number: H01L21/32051 ,  H01L21/02068 ,  H01L21/28052 ,  H01L29/4941

Abstract: 낮은 저항을 갖는 반도체 장치 및 그 제조 방법이 개시된다. 반도체 기판 상에 절연층을 형성한 후, 절연층 상에 폴리 실리콘층을 형성한다. 폴리 실리콘층 상에 물리 기상 증착 공정으로 형성된 금속 실리사이드막을 포함하는 저항 감소층을 형성한 다음, 저항 감소층 상에 장벽층 및 금속층을 순차적으로 형성하여 반도체 장치를 완성한다. 플라즈마로 처리된 금속 실리사이드막으로부터 유래되는 금속 실리콘 질화막이나 질소 또는 암모니아 분위기 하에서 금속 실리사이드막을 열처리하여 형성된 금속 실리콘 질화막을 구비하는 저항 감소층을 폴리 실리콘층과 금속층 사이에 형성하기 때문에, 폴리 실리콘층과 금속층 사이의 계면 저항을 크게 감소시키는 동시에 이러한 계면 저항의 분포를 균일하게 유지할 수 있다.