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公开(公告)号：KR1020000041594A
公开(公告)日：2000-07-15
申请号：KR1019980057527
申请日：1998-12-23
Applicant: 삼성전자주식회사
IPC: H01L21/28
Abstract: PURPOSE: A contact structure is to achieve the stability of the process and to improve the yield of a device by securing the margin of the miss-alignment by the size corresponding to the width of a second isolated spacer formed on the gate in the manufacturing process of an MDL(Merged DRAM and Logic) device. CONSTITUTION: A structure comprises: a semiconductor substrate(10); a gate formed on the semiconductor substrate and having the top layer including a silicide film(20); a first isolated spacer(18) formed higher than the silicide film in the side wall of the gate; and a second isolated spacer(22) formed in the inside wall of the first isolated spacer. A method comprises the steps of: forming a gate structure in which the pattern of a polysilicon film(12) and the pattern of a capping isolated film are stacked on the semiconductor substrate; forming the first isolated spacer in the side walls of the pattern of the polysilicon film and the pattern of the capping isolated film; removing the pattern of the capping isolated film to expose the pattern of the polysilicon film; forming a silicide film on the pattern of the polysilicon film; and forming the second isolated spacer at inside walls of the first isolated spacer.
Abstract translation: 目的：接触结构是为了实现工艺的稳定性，并且通过将制造过程中形成在栅极上的第二隔离隔离物的宽度相应的尺寸确定错位对准的余量来提高装置的产量 的MDL（合并DRAM和逻辑）设备。 构成：一种结构包括：半导体衬底（10）; 形成在半导体衬底上并具有包括硅化物膜（20）的顶层的栅极; 形成在所述栅极侧壁中比所述硅化物膜高的第一隔离间隔物（18） 以及形成在第一隔离间隔件的内壁中的第二隔离间隔件（22）。 一种方法包括以下步骤：形成栅极结构，其中多晶硅膜（12）的图案和封盖隔离膜的图案堆叠在半导体衬底上; 在多晶硅膜的图案的侧壁中形成第一隔离间隔物和封盖隔离膜的图案; 去除封盖隔离膜的图案以暴露多晶硅膜的图案; 在多晶硅膜的图案上形成硅化物膜; 以及在所述第一隔离间隔件的内壁处形成所述第二隔离间隔物。
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公开(公告)号：KR100260560B1
公开(公告)日：2000-07-01
申请号：KR1019980009247
申请日：1998-03-18
Applicant: 삼성전자주식회사
IPC: H01L27/108
CPC classification number: H01L27/10858 , H01L27/10885 , H01L27/1203 , H01L2924/0002 , Y10S257/907 , Y10S257/908 , H01L2924/00
Abstract: PURPOSE: A semiconductor memory device using a silicon-on-insulator structure and a method for manufacturing the same are provided to improve the integration degree by reducing the area of the unit cell. CONSTITUTION: A semiconductor memory device comprises a semiconductor layer(116) formed on a semiconductor substrate(100) by interposing the first insulating layer. A field oxide layer(102) is formed on the first insulating layer. The field oxide layer(102) is aligned such that an adjacent active area is isolated in a length direction. A transistor is formed on a semiconductor layer(116) and has a gate and a source/drain area. A capacitor is formed below the transistor. The capacitor is connected to a source area of the transistor through a storage node contact. The first bit line(134) is provided on the semiconductor layer(116) and the second bit line(140) is connected to a drain area of the active area which is not connected to the first bit line(134).
Abstract translation: 目的：提供一种使用绝缘体上硅结构的半导体存储器件及其制造方法，以通过减小晶胞的面积来提高积分度。 构成：半导体存储器件包括通过插入第一绝缘层在半导体衬底（100）上形成的半导体层（116）。 在第一绝缘层上形成场氧化物层（102）。 对准场氧化物层（102）使得相邻的有源区域在长度方向上被隔离。 晶体管形成在半导体层（116）上并且具有栅极和源极/漏极区域。 在晶体管的下方形成电容器。 电容器通过存储节点接点连接到晶体管的源极区域。 第一位线（134）设置在半导体层（116）上，第二位线（140）连接到没有连接到第一位线（134）的有源区域的漏极区域。
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公开(公告)号：KR1020000000885A
公开(公告)日：2000-01-15
申请号：KR1019980020804
申请日：1998-06-05
Applicant: 삼성전자주식회사
IPC: H01L21/336
CPC classification number: H01L27/10888 , H01L21/76897 , H01L27/10894
Abstract: PURPOSE: A fabrication method is provided to simplify manufacturing processes at the time of a selective solicitation of embedded DRAM merged DRAM and logic without additional photo lithographic and ARL(anti-reflective layer) deposition processes. CONSTITUTION: The method comprises the steps of forming a gate electrode(104) on a silicon substrate(100); forming a spacer(106) at both sidewalls of the gate electrode; forming an active region in the substrate by ion-implanting; forming an insulating layer(110) on the resultant structure; remaining the insulating layer(110) only on the surface of the active region between the gate electrodes by self-aligning method and etching the insulating layer using an etch stopping layer(108) as a mask; and forming a silicide layer(112) on the surface of the gate electrodes and the active regions.
Abstract translation: 目的：提供一种制造方法，以简化在嵌入式DRAM合并的DRAM和逻辑的选择性招募时的制造工艺，而无需额外的光刻和ARL（抗反射层）沉积工艺。 构成：该方法包括在硅衬底（100）上形成栅电极（104）的步骤。 在所述栅电极的两个侧壁处形成间隔物（106）; 通过离子注入在衬底中形成有源区; 在所得结构上形成绝缘层（110）; 仅通过自对准方法在栅电极之间的有源区的表面上剩余绝缘层（110），并使用蚀刻停止层（108）作为掩模蚀刻绝缘层; 以及在栅电极和有源区的表面上形成硅化物层（112）。
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公开(公告)号：KR100144887B1
公开(公告)日：1998-08-17
申请号：KR1019950014329
申请日：1995-05-31
Applicant: 삼성전자주식회사
Abstract: 반도체 메모리 장치 FRAM(Ferroelectric Random Access Memory)용 게이트 유전체막에 관한 것으로, 특히 Reactive ICBD장치를 이용하는 FRAM을 게이트 유전체막 형성방법에 관하여 개시한다. 본 발명은 실리콘 기판과 상기 실리콘 기판 상에 형성된 게이트 이트리아막과 상기 게이트 이트리아막 위에 형성된 게이트 강유전체막을 포함하는 게이트 유전체막 형성방법이다.
본 발명에 의하면 가속전압에 의한 이온수송 도중에 에너지가 1KeV이상이고, 질량에 대한 전하비가 낮기 때문에 공간전하 효과를 제어할 수 있고, 크러스터 빔을 이용한 증착법이기 때문에 원자 증착에 비해 증착속도가 빠르며, 특히 기판에 충돌한 후에 각 원자의 에너지가 10이하로 낮기 때문에 기판상에 손상이 거의 없어서 MBE(Molecular Beam Epitaxy)등에 비해, 저온에서 양호한 박막을 얻을수 있다.-
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Patent Agency Ranking
公开(公告)号：KR100126781B1
公开(公告)日：1997-12-29
申请号：KR1019940017409
申请日：1994-07-19
Applicant: 삼성전자주식회사
IPC: H01L21/3205
Abstract: A thin film manufacturing method including the process of sputtering a metal target, and simultaneously injecting gas which is to react with the metal target through another plasma beam source to a substrate. On a general reactive sputter deposition equipment, a radical beam plasma source is additionally equipped.This method and equipment can form a superior quality metal compound.
Abstract translation: 一种薄膜制造方法，包括溅射金属靶的工序，同时将通过另一等离子体束源与金属靶反应的气体注入到基板。 在一般的反应性溅射沉积设备上，还附加了自由基束等离子体源。该方法和设备可以形成优质的金属化合物。
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公开(公告)号：KR1019960032598A
公开(公告)日：1996-09-17
申请号：KR1019950003547
申请日：1995-02-23
Applicant: 삼성전자주식회사
IPC: H01L21/265 , H01L21/205
Abstract: 하향분사가 가능한 소오스 구조를 이용한 이온빔 증착 방법 및 그 장치에 관하여 개시한다. 본 발면은 이온빔을 이용한 막질의 증착방법에 있어서, 상기 이온빔이 방출되는 도가니는 상단부보다 하단부의 구경이 큰 이중원추형 구조로 그 사이에 증착물질을 위치시킬 수 있고 상단부에 노즐을 구비하며, 상기 도가니의 모양을 따라 필라멘트를 벌어지도록 위치시킴으로써 상기 이온빔을 하향분사방식으로 분사시켜 막질을 형성하다. 본 발명에 의한 소오스 구조를 이용하면 가속에너지를 이용하는 이온빔 증착방법들에 하향분사방식을 적용할 수 있어 장비의 양산 설비화가 용이하다.
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公开(公告)号：KR1019960005875A
公开(公告)日：1996-02-23
申请号：KR1019940017409
申请日：1994-07-19
Applicant: 삼성전자주식회사
IPC: H01L21/3205
Abstract: 양질의 금속 화합물을 형성하는 제조방법 및 그 제조장치에 대해 기재되어 있다. 금속 타깃을 스퍼터링(sputting)함과 동시에 상기 금속과 반응할 기체를 별도의 플라즈마 빔 소오스를 통해 기판으로 주입하는 공정을 포함한다. 일반적인 반응성 스퍼터 증착(reactive sputter deposition) 장치에 래디컬 빔 플라즈마 소오스(radical beam plasma source) 를 장착한다. 따라서, 양질의 막질을 가진 금속 화합물막을 형성할 수 있다.
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公开(公告)号：KR101932662B1
公开(公告)日：2018-12-26
申请号：KR1020120027330
申请日：2012-03-16
Applicant: 삼성전자주식회사
IPC: H01L27/146 , H04N5/335
Abstract: 이미지 센서는 센서 어레이 영역, 회로 영역, 및 패드 영역을 가지는 기판과, 회로 영역에서 기판의 제1 면 위에 형성된 복수의 배선층을 포함하는 다층 배선 구조와, 회로 영역에서 기판 내에 형성된 적어도 하나의 웰 (well)과, 기판의 제2 면 위에서 패드 영역으로부터 회로 영역까지 연장되어 있고 제2 면 측에서 적어도 하나의 웰에 접촉되어 있는 적어도 하나의 금속 배선을 포함한다.
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