公开(公告)号：KR1020040103213A

公开(公告)日：2004-12-08

申请号：KR1020030035146

申请日：2003-05-31

Applicant: 삼성전자주식회사

Inventor： 최한메 ,  김희석 ,  정은애 ,  김성태 ,  김영선 ,  임기빈 ,  남갑진

IPC: H01L27/108

Abstract: PURPOSE: A method of forming a resistor in a semiconductor device is provided to obtain the resistor without the degradation of a capacitor due to a high temperature by performing a low temperature process using P or B doped poly Si1-xGex. CONSTITUTION: A doped poly Si1-xGex layer is formed on a substrate. A resist with a doped poly Si1-xGex pattern(120a) is formed by patterning selectively the doped poly Si1-xGex layer. The doped poly Si1-xGex layer is doped with P or B. The doped poly Si1-xGex layer is formed by using an ALD(Atomic Layer Deposition) or a CVD(Chemical Vapor Deposition) in a temperature range of 350 to 500°C.

Abstract translation: 目的：提供一种在半导体器件中形成电阻器的方法，以通过使用P或B掺杂的多晶Si1-xGex进行低温工艺，由于高温而获得电阻器而不会导致电容器劣化。 构成：在衬底上形成掺杂的多晶Si1-xGex层。 通过对掺杂的多晶Si1-xGex层选择性地构图，形成具有掺杂多晶Si1-xGex图案（120a）的抗蚀剂。 掺杂的多晶Si1-xGex层掺杂有P或B.掺杂的多晶Si1-xGex层通过在350至500℃的温度范围内使用ALD（原子层沉积）或CVD（化学气相沉积）形成 。

公开(公告)号：KR100450681B1

公开(公告)日：2004-10-02

申请号：KR1020020048404

申请日：2002-08-16

Applicant: 삼성전자주식회사

Inventor： 여재현 ,  원석준 ,  김성태 ,  김영선 ,  박인성 ,  이윤정 ,  임기빈 ,  박기연

IPC: H01L27/04

CPC classification number: H01L21/02271 ,  H01L21/02178 ,  H01L21/02181 ,  H01L21/022 ,  H01L21/0228 ,  H01L21/02318 ,  H01L21/0234 ,  H01L21/3141 ,  H01L21/31604 ,  H01L21/31616 ,  H01L21/31637 ,  H01L21/31641 ,  H01L21/31645 ,  H01L21/31691 ,  H01L28/40

Abstract: A semiconductor device and a method for forming the same. A dielectric layer is formed on a semiconductor substrate or on a lower electrode of a capacitor. Vacuum annealing is performed on the dielectric layer. Thus, impurities remaining in the dielectric layer can be effectively removed, and the dielectric layer can be densified. As a result, the electrical characteristics of the semiconductor device are improved. For example, the leakage current characteristics of the dielectric layer are improved and capacitance is increased.

Abstract translation: 一种半导体器件及其形成方法。 电介质层形成在半导体衬底上或电容器的下电极上。 在介电层上进行真空退火。 因此，可以有效去除残留在电介质层中的杂质，并且可以使电介质层致密化。 结果，半导体器件的电特性得到改善。 例如，电介质层的泄漏电流特性得到改善并且电容增加。

公开(公告)号：KR1020040042192A

公开(公告)日：2004-05-20

申请号：KR1020020070361

申请日：2002-11-13

Applicant: 삼성전자주식회사

Inventor： 김성태 ,  김영선 ,  박인성 ,  여재현 ,  이윤정 ,  임기빈 ,  박기연

IPC: H01L27/105

Abstract: PURPOSE: A method for forming a dielectric layer for a capacitor of a semiconductor device is provided to be capable of preventing the deterioration of leakage current characteristics and solving the difficulty for forming an upper electrode layer due to the increase of surface roughness. CONSTITUTION: An HfO2 layer is deposited on a predetermined lower structure as a dielectric layer. A cleaning process is carried out on the HfO2 layer, before the upper electrode of capacitor is formed on the resultant structure. Preferably, A post heat treatment is carried out on the HfO2 layer between the HfO2 depositing process and the cleaning process. Preferably, an HfO2 layer is additionally deposited, after the cleaning process is carried out. Preferably, the HfO2 layer has a thickness of 40-50 angstrom.

Abstract translation: 目的：提供一种用于形成用于半导体器件的电容器的电介质层的方法，其能够防止漏电流特性的劣化，并且由于表面粗糙度的增加而解决形成上电极层的难度。 构成：在预定的下部结构上沉积HfO 2层作为电介质层。 在所得结构上形成电容器的上部电极之前，在HfO 2层上进行清洗处理。 优选地，在HfO 2层之间在HfO 2沉积工艺和清洁工艺之间进行后热处理。 优选地，在执行清洁处理之后另外沉积HfO 2层。 优选地，HfO 2层的厚度为40-50埃。

公开(公告)号：KR102220421B1

公开(公告)日：2021-02-25

申请号：KR1020150120183

申请日：2015-08-26

Applicant: 삼성전자주식회사

Inventor： 임동현 ,  임한진 ,  마진원 ,  이공수 ,  임기빈

IPC: H01L23/522 ,  H01L23/532 ,  H01L29/66 ,  H01L29/775 ,  H01L27/108 ,  H01L49/02 ,  H01L29/06 ,  H01L23/535

Abstract: 반도체장치및 그제조방법이제공된다. 상기반도체장치는다결정(polycrystal) 금속을포함하는메탈레이어, 상기메탈레이어상에형성되는시드레이어, 상기시드레이어상에필라형상으로형성되는나노와이어, 상기나노와이어상에컨포말하게형성되는유전막및 상기유전막상에형성되는전극막을포함한다.

公开(公告)号：KR1020170024766A

公开(公告)日：2017-03-08

申请号：KR1020150120183

申请日：2015-08-26

Applicant: 삼성전자주식회사

Inventor： 임동현 ,  임한진 ,  마진원 ,  이공수 ,  임기빈

IPC: H01L27/108 ,  H01L21/02 ,  H01L21/283 ,  H01L29/16 ,  H01L21/31

CPC classification number: H01L27/10814 ,  B82Y10/00 ,  H01L23/5226 ,  H01L23/528 ,  H01L23/53257 ,  H01L23/53261 ,  H01L23/53271 ,  H01L23/535 ,  H01L27/10823 ,  H01L27/10852 ,  H01L28/90 ,  H01L29/0676 ,  H01L29/66439 ,  H01L29/775

Abstract: 반도체장치및 그제조방법이제공된다. 상기반도체장치는다결정(polycrystal) 금속을포함하는메탈레이어, 상기메탈레이어상에형성되는시드레이어, 상기시드레이어상에필라형상으로형성되는나노와이어, 상기나노와이어상에컨포말하게형성되는유전막및 상기유전막상에형성되는전극막을포함한다.

Abstract translation: 提供半导体器件及其制造方法。 半导体装置可以包括基板，基板上的金属层，金属层上的种子层，种子层上的柱状的纳米线，保形地覆盖纳米线的电介质膜，以及电介质膜上的电极膜 。

公开(公告)号：KR1020150134164A

公开(公告)日：2015-12-01

申请号：KR1020140061163

申请日：2014-05-21

Applicant: 삼성전자주식회사

Inventor： 최윤정 ,  이동복 ,  임기빈 ,  황인석

IPC: H01L21/768 ,  H01L21/28 ,  H01L21/31

CPC classification number: H01L23/528 ,  H01L27/10814 ,  H01L27/10823 ,  H01L27/10855 ,  H01L27/10885 ,  H01L27/10891 ,  H01L27/115 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 본발명에따른반도체소자는복수의활성영역을가지는기판상에형성된복수의비선형비트라인과, 복수의활성영역을지나는복수의워드라인과, 복수의비선형비트라인의양쪽측벽을덮고, 복수의활성영역중 상호인접한두 개의활성영역을각각노출시키는복수의공간을한정하는일체형스페이서와, 복수의공간중 선택된하나의공간내에상호인접한두 개의활성영역에각각접하는두 개의도전패턴과, 두개의도전패턴사이에형성된콘택분리용절연막을포함하는것이다.

Abstract translation: 根据本发明的半导体器件包括形成在具有有源区的衬底上的非线性位线，具有有源区的字线，覆盖非线性位线的两侧的集成空间，并限制用于暴露两个有源区的空间 与有源区相邻的两个导电图案在两个空间中选择的空间中接触彼此相邻的两个有源区，以及形成在两个导电图案之间的用于接触分离的绝缘层。

公开(公告)号：KR1020150123030A

公开(公告)日：2015-11-03

申请号：KR1020140049345

申请日：2014-04-24

Applicant: 삼성전자주식회사

Inventor： 임바드로 ,  임기빈 ,  김영국 ,  임한진 ,  황인석

IPC: H01L29/78 ,  H01L21/31

CPC classification number: H01L29/4236 ,  H01L21/76224 ,  H01L27/10876 ,  H01L27/10894 ,  H01L29/78 ,  H01L29/7812 ,  H01L29/7813

Abstract: 활성영역들을정의하는소자분리트렌치가형성된기판, 상기활성영역내에형성되며상기소자분리트렌치와교차하는게이트구조들, 상기활성영역의기판상에형성된제1 보호막, 및상기제1 보호막상에형성된제2 보호막을포함하며, 상기게이트구조와상기소자분리트렌치가교차하는제1 소자분리영역에서, 상기제1 보호막이상기소자분리트렌치의내벽및 바닥면상에컨포멀하게형성되며, 상기제2 보호막이상기소자분리트렌치의바닥면상의상기제1 보호막상에형성된반도체소자가설명된다.

Abstract translation: 描述了一种半导体器件，其包括在其上形成限定有源区的器件隔离沟槽的衬底，形成在有源区中并穿过器件隔离沟槽的栅极结构，形成在有源区的衬底上的第一保护层 区域，以及形成在第一保护层上的第二保护层。 在其中栅极结构和器件隔离沟槽交叉的第一器件隔离区域中，第一保护层是具有保形状态的器件隔离沟槽的内壁和底部。 第二保护层形成在器件隔离沟槽底部的第一保护层上。

公开(公告)号：KR1020150039361A

公开(公告)日：2015-04-10

申请号：KR1020130117842

申请日：2013-10-02

Applicant: 삼성전자주식회사

Inventor： 오정환 ,  김현준 ,  서종범 ,  임기빈 ,  임한진

IPC: H01L27/108 ,  H01L21/8242

CPC classification number: H01L27/10805 ,  H01L27/10808 ,  H01L27/1085 ,  H01L28/91

Abstract: 반도체장치및 그제조방법이제공된다. 상기반도체장치는실린더형상인스토리지전극(storage electrode); 상기스토리지전극상에형성된유전막; 및상기유전막상에형성된플레이트전극(plate electrode)을포함하고, 상기플레이트전극은순차적으로적층된제1 반도체화합물층및 제2 반도체화합물층을포함하고, 상기제1 반도체화합물층과상기제2 반도체화합물층은서로다른결정성을갖을수 있다.

Abstract translation: 提供一种半导体器件及其制造方法。 半导体器件包括圆柱形存储电极; 形成在所述存储电极上的电介质膜; 以及形成在所述电介质膜上的平板电极，其中所述平板电极包括顺序层叠的第一半导体化合物层和第二半导体层，并且所述第一半导体化合物层和所述第二半导体化合物层具有不同的晶体。

公开(公告)号：KR101239224B1

公开(公告)日：2013-03-05

申请号：KR1020060118557

申请日：2006-11-28

Applicant: 삼성전자주식회사

Inventor： 최훈상 ,  이종철 ,  임기빈 ,  정은애 ,  강상열 ,  김영선 ,  이광희

IPC: H01L21/304

CPC classification number: C23C16/45525 ,  C23C16/4401 ,  C23C16/45544

Abstract: 원자층 증착 장비의 기화기 내부 막힘을 억제할 수 있는 유전막 증착시 인시튜 세정에 의한 기화기 세정방법에 관해 개시한다. 이를 위해 본 발명은, 원자층 증착 장비의 챔버로 유전막 증착용 제1 소스 가스를 공급하는 공정과, 상기 제1 소스 가스를 퍼지(purge)시키는 공정과, 상기 원자층 증착 장비의 챔버로 제2 소스가스를 공급하는 공정과, 상기 제2 소스 가스를 퍼지시키는 공정을 반복하는 유전막 증착을 위한 원자층 증착방법에 있어서, 상기 유전막 증착을 위한 제1 소스 가스를 공급한 후, 다음 제1 소스 가스를 공급하기 전에 상기 원자층 증착 장비의 기화기 내부를 세정하는 공정을 진행하는 것을 특징으로 하는 유전막 증착시 인시튜 세정에 의한 기화기 세정방법을 제공한다.
원자층 증착, 고유전막 증착, 기화기 막힘, 기화기 세정.

公开(公告)号：KR101234690B1

公开(公告)日：2013-02-19

申请号：KR1020060072206

申请日：2006-07-31

Applicant: 삼성전자주식회사

Inventor： 이종철 ,  임기빈 ,  여재현 ,  최훈상 ,  정은애 ,  강상열

IPC: H01L21/31 ,  H01L21/8242 ,  H01L27/108

CPC classification number: H01L21/02194 ,  H01L21/0228 ,  H01L21/02318 ,  H01L21/31604 ,  H01L21/31641 ,  H01L21/31645 ,  H01L28/91

Abstract: 반도체 소자의 형성방법이 제공된다. 상기 반도체 소자의 형성방법은 반도체 기판을 반응 챔버에 로딩하는 것, 그리고 상기 반응 챔버에 하프늄 및 지르코늄을 포함하는 금속 유기 전구체를 공급하여 상기 반도체 기판 상에 정방정계의 결정구조를 갖는 하프늄-지르코늄 산화막(Hf
X Zr
1
-
X O; 0＜X＜1)을 형성하는 것을 포함한다.
하프늄-지르코늄 산화막, 정방정계 결정구조