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公开(公告)号：KR1020020072402A
公开(公告)日：2002-09-16
申请号：KR1020010012300
申请日：2001-03-09
Applicant: 삼성전자주식회사
IPC: H01L21/28
Abstract: PURPOSE: A method for forming a contact plug of a semiconductor device is provided to form a contact plug having a projected shape by controlling an etching selection ratio between a polysilicon layer and an oxide layer. CONSTITUTION: An oxide layer as an insulating layer is formed on a semiconductor substrate(30). A contact(32) is formed by etching the oxide layer. A polysilicon layer is deposited on the oxide layer including the contact(32). A poly plug is formed within the contact(32) by performing the first etch process for the polysilicon layer. The polysilicon layer is etched by a reactive ion etching process as an anisotropic etching process under a low pressure. The second etch process is performed in order to remove poly residues. A projected poly plug(34a) is formed within the contact(32) by the second etch process.
Abstract translation: 目的：提供一种用于形成半导体器件的接触插塞的方法，以通过控制多晶硅层和氧化物层之间的蚀刻选择比来形成具有突出形状的接触插塞。 构成：在半导体衬底（30）上形成作为绝缘层的氧化物层。 通过蚀刻氧化物层形成触点（32）。 在包括触点（32）的氧化物层上沉积多晶硅层。 通过对多晶硅层进行第一蚀刻工艺，在触点（32）内形成多晶硅塞。 通过反应离子蚀刻工艺在低压下作为各向异性蚀刻工艺蚀刻多晶硅层。 执行第二蚀刻工艺以去除聚残余物。 通过第二蚀刻工艺在触点（32）内形成突出的多晶硅塞（34a）。
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公开(公告)号：KR1020020037521A
公开(公告)日：2002-05-22
申请号：KR1020000067468
申请日：2000-11-14
Applicant: 삼성전자주식회사
IPC: H01L27/115 , H01L21/8247 , H01L29/788
CPC classification number: H01L27/11521 , H01L27/115 , H01L27/11524
Abstract: PURPOSE: A high integrated non-volatile memory cell array having a fast program speed is provided to improve a program speed in erasing a program, by forming the second floating gate of which the width is narrow and the height is high so that a variation of a line width caused by a process parameter of a photolithography process is reduced in forming a pattern. CONSTITUTION: Protruding field oxide layers are disposed at regular intervals on a substrate(300). Electrical active regions are isolated by the protruding field oxide layers. A plurality of field oxide layers and the first floating gates(330) are sequentially stacked only on the respective electrical active regions. A plurality of the second floating gates(340) are in electrical contact with the first conductive layers, respectively. The width of the field oxide layer extends to a portion over the field oxide layer, and the field oxide layer has an inclined sidewall wherein the width of the field oxide layer is reduced according to the height of the field oxide layer. The height from the field oxide layer is larger than the width on the upper surface of the field oxide layer. A dielectric layer(350) is formed on the second floating gate. A consecutive control gate(380) is formed along the upper portion of the dielectric layer.
Abstract translation: 目的：提供具有快速编程速度的高集成非易失性存储单元阵列，以通过形成宽度窄且高度高的第二浮动栅极来提高擦除程序中的程序速度，从而使 在形成图案时减少了由光刻工艺的工艺参数引起的线宽。 构成：突出的场氧化物层以规则的间隔设置在衬底（300）上。 电活性区域被突出的场氧化物层隔离。 多个场氧化物层和第一浮动栅极（330）仅依次堆叠在相应的电活性区域上。 多个第二浮栅（340）分别与第一导电层电接触。 场氧化物层的宽度延伸到场氧化物层上的一部分，并且场氧化物层具有倾斜侧壁，其中场氧化物层的宽度根据场氧化物层的高度而减小。 来自场氧化物层的高度大于场氧化物层的上表面上的宽度。 介电层（350）形成在第二浮栅上。 沿着电介质层的上部形成连续的控制栅极（380）。
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公开(公告)号：KR1020010081246A
公开(公告)日：2001-08-29
申请号：KR1020000006446
申请日：2000-02-11
Applicant: 삼성전자주식회사
IPC: H01L27/115
CPC classification number: H01L27/11521 , H01L27/115 , H01L27/11524
Abstract: PURPOSE: A cell of a flash memory device and a method for forming the same are to prevent a short circuit between a bit line and a common source line, and provide the common source line lower than the height of a stack gate pattern. CONSTITUTION: A material layer is formed on a semiconductor substrate(100) including a stack gate pattern forming region and a common source line forming region(200). An opening is formed to expose the semiconductor substrate of the common source line forming region by patterning the material layer. A floating gate conductive layer, an interlayer dielectric(240), and a control gate conductive layer(260,280) are formed on the entire surface of the semiconductor substrate with the opening formed therein. A stack gate pattern and a common source line are formed on the stack gate pattern forming region by patterning the control gate conductive layer, the interlayer dielectric, the floating gate conductive layer, and the material layer. The common source line is electrically connected to the common source line forming region through the opening.
Abstract translation: 目的：闪速存储器件的单元及其形成方法是为了防止位线和公共源极线之间的短路，并提供低于堆叠栅极图案的高度的公共源极线。 构成：在包括堆叠栅极图案形成区域和公共源极线形成区域（200）的半导体衬底（100）上形成材料层。 形成开口，通过图案化材料层来露出公共源极线形成区域的半导体衬底。 在其中形成有开口的半导体衬底的整个表面上形成浮栅导电层，层间电介质（240）和控制栅极导电层（260,280）。 通过对控制栅极导电层，层间电介质，浮置栅极导电层和材料层进行构图，在堆叠栅极图案形成区域上形成堆叠栅极图案和公共源极线。 公共源极线通过开口电连接到公共源极线形成区域。
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公开(公告)号：KR1020000041300A
公开(公告)日：2000-07-15
申请号：KR1019980057145
申请日：1998-12-22
Applicant: 삼성전자주식회사
IPC: H01L21/77
Abstract: PURPOSE: A method for fabricating a semiconductor integrated circuit is provided to prevent a wiring adjacent to a contact hole from being exposed, and to improve a level characteristic of an interlayer insulation film. CONSTITUTION: In a method for fabricating a semiconductor integrated circuit, the first interlayer insulation film(29) is formed over a substrate(21) on which gate patterns(27) are formed. A lower wiring(31) is formed on the first interlayer insulation film(29) and over the gate patterns(27). A capping insulation film(32) and a second insulation film are sequentially formed on an entire surface of a resultant structure. The second insulation film is etched back until the capping insulation film on the lower wiring(31) is exposed, so that a partially etched capping insulation film(32') is formed. A third interlayer insulation film(35) is formed on an entire surface of a resultant structure. A first contact hole is formed by etching the third interlayer insulation film(35) by use of a hydrofluoric acid solution as an etchant, and a second contact hole is formed by etching the capping insulation film(32') and the first interlayer insulation film(29) below the first contact hole.
Abstract translation: 目的：提供一种制造半导体集成电路的方法，以防止接触孔附近的布线暴露，并提高层间绝缘膜的电平特性。 构成：在制造半导体集成电路的方法中，第一层间绝缘膜（29）形成在其上形成有栅极图案（27）的衬底（21）上。 在第一层间绝缘膜（29）上和栅极图案（27）上形成下布线（31）。 在所得结构的整个表面上依次形成封盖绝缘膜（32）和第二绝缘膜。 将第二绝缘膜回蚀刻直到下布线（31）上的封盖绝缘膜露出，从而形成部分蚀刻的封盖绝缘膜（32'）。 在所得结构的整个表面上形成第三层间绝缘膜（35）。 通过使用氢氟酸溶液作为蚀刻剂蚀刻第三层间绝缘膜（35）并形成第一接触孔，并且通过蚀刻封盖绝缘膜（32'）和第一层间绝缘膜形成第二接触孔 （29）在第一接触孔下方。
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公开(公告)号：KR100161385B1
公开(公告)日：1998-12-01
申请号：KR1019950000852
申请日：1995-01-19
Applicant: 삼성전자주식회사
IPC: H01L27/085
Abstract: 바이씨모스 (BiCMOS) 반도체장치 제조방법을 개시한다. 기판상에 모스 트랜지스터와 바이폴라 트랜지스터를 구비하는 BiCOMS 반도체장치의 제조방법에 있어서, 반도체 기판 활성영역과 소자분리영역을 한정하기 위한 산화방지 마스크를 형성한 다음, 필드산화막을 형성하는 단계, 상기 산화방지 마스크를 바이폴라 트랜지스터 활성영역 상에 잔존시키는 단계, 모스 트랜지스터의 게이트 패턴 및 측벽 스페이서를 형성하는 단계, 바이폴라 트랜지스터 활성영역 상에 잔조하는 상기 산화방지 마스크를 제거하는 단계, 및 바이폴라 트랜지스터의 베이스를 형성하는 단계를 구비하는 것을 특징으로 하는 BiCMOS 반도체 장치의 제조방법을 제공한다.
본 발명에 의하면, 모스 트랜지스터와 바이폴라 트랜지스터의 신뢰성을 확보함과 동시에 바이폴라 트랜지스터의 전류 이득 감소가 방지되며, 코스메틱 불량의 원인를 제거할 수 있다.-
Patent Agency Ranking
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公开(公告)号：KR1019970072435A
公开(公告)日：1997-11-07
申请号：KR1019960010274
申请日：1996-04-04
Applicant: 삼성전자주식회사
IPC: H01L27/11
Abstract: 낮은 동작전압을 확보할 수 있는 스태틱 랜덤 억세스 메모리장치에 대해 기재되어 있다.
이는, 두 개의 전송 트랜지스터, 두 개의 구동 트랜지스터 및 두 개의 부하소자가 플리플롭(Flip Flop) 형태로 연결되어 이루어진 메모리장치에 있어서, 제1 및 제2전송 트랜지스터의 소오스/드레인과 접속하고, 상부 도전층으로 이루어진 제1 및 제2비트라인 및 제1 및 제2구동 트랜지스터의 소오스와 접속하고, 비트라인과 동일 도전층에 형성된 접지라인(Vss)을 포함하는 것을 특징으로 한다. 따라서, 종래에 비해 Vss 라인의 저항값을 감소시킬 수 있으므로, 로우 Vcc 마아진을 확보하여 셀의 동작 특성을 개선할 수 있고, 소자의 특성을 향상시킬 수 있다. 또한, 콘택과 도전층과의 오버랩 마아진을 충분히 확보할 수 있으므로 셀 사이즈 감소에 유효한 이점이 있다.-
公开(公告)号：KR1019960012517A
公开(公告)日：1996-04-20
申请号：KR1019940024769
申请日：1994-09-29
Applicant: 삼성전자주식회사
IPC: H01L29/786 , H01L27/12
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公开(公告)号：KR1019930020691A
公开(公告)日：1993-10-20
申请号：KR1019920004178
申请日：1992-03-13
Applicant: 삼성전자주식회사
IPC: H01L27/11
Abstract: 본 발명은 반도체장치 및 그 제조방법에 관한 것으로, 특히 제1메모리셀, 상기 제1메모리셀과 횡방향으로 대칭되게 형성되는 제2메모리셀을 하나의 블럭으로 했을때, 상기 블럭들이 반도체기판 전에 걸쳐 매트릭스 모양으로 배열되어 셀어레이를 이루는 반도체 메모리장치에 있어서, 상기 제1메모리셀은, 메모리셀 내의 상,하측에 각각 하나씩 형성되며, 상측은 우측의 메모리셀로 연장되고 하측은 좌측의 메모리셀로 연장되어 각각 제1 및 제2의 활성영역이 되는 활성영역들, 종방향으로 이웃하는 메모리셀들로 연장되며, 메모리셀 내의 좌, 우측에 각각 하나씩 형성되는 제1 및 제2의 워드라인, 상기 제1 및 제2의 워드라인 각각에 대해 셀내측에 위치하도록 형성되는 제2및 제1의 구동트랜지스터의 게이트, 상기 제1의 워드라인과 제2의 구동트랜지스터의 게이트 사이에 형성된 제2의 활성영역 및 상기 제2의 워드라인과 제1의 구동트랜지스터의 게이트 사이에 형성된 제1의 활성영역 각각과 접촉하며 서로 연결되는 제1의 일정전원선, 메모리셀내의 좌, 우측에 각각 하나씩 형성되면 상기 워드라인들 및 구동트랜지스터의 게이트들과 평행하는 방향으로 형성되는 제2 및 제3의 일전전원선, 상기 제2의 일정전원선과 연결되며 활성영역과 평행하는 방향으로 셀 내측으로 확장된 제1의 노드 및 상기 제3의 일정전원선과 연결되며 활성영역과 평행하는 방향으로 셀 내측으로 확장된 제2의 노드, 메모리셀 내의 좌측에서 상기 노드들과 교차하는 방향으로 형성되며 상기 제1노드와 연결되는 제3의 노드 및 각 메모리셀 내의 우측에서 상기 노드들과 교차하는 방향으로 형성되며 상기 제2노드와 연결되는 제4의 노드, 및 횡방향으로 이웃하는 메모리셀로 연장되며 각 메모리셀 내의 상, 하측에 각각 하나씩 형성되는 제1 및 제2의 비트라인을 구비하는 것을 특징으로 하는 반도체 메모리 장치 및 그 제조방법을 제공한다. 따라서, SRAM장치의 고속화, 고집적화 및 셀안정화를 달성할 수 있다.
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