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公开(公告)号：KR1020070078975A
公开(公告)日：2007-08-03
申请号：KR1020070000279
申请日：2007-01-02
Applicant: 삼성전자주식회사
IPC: H01L21/8238 , H01L21/336
CPC classification number: H01L21/823842 , H01L21/28088 , H01L21/823857 , H01L27/0922 , H01L29/20 , H01L29/22 , H01L29/24 , H01L29/49 , H01L29/4966 , H01L29/513 , H01L29/517
Abstract: A semiconductor device and a method for fabricating the same are provided to form dual gates of different structures without causing damage of a gate insulating layer. A semiconductor substrate(101) includes an NMOS region and a PMOS region. A gate insulating layer(103) is formed on the semiconductor substrate. An NMOS gate(140) is formed on the gate insulating layer of the NMOS region. A PMOS gate(150) is formed on the gate insulating layer of the PMOS region. One of the NMOS gate and the PMOS gate includes a single conductive layer pattern(110S). The other of the NMOS gate and the PMOS gate includes a triple conductive layer pattern(110T). The mono conductive layer pattern includes a first conductive layer pattern(111). The triple conductive layer pattern includes the first conductive layer pattern, a second conductive layer pattern(115), and a work function adjusting layer pattern(113) formed between the first and second conductive layer patterns.
Abstract translation: 提供半导体器件及其制造方法以形成不同结构的双栅极而不会损坏栅极绝缘层。 半导体衬底（101）包括NMOS区和PMOS区。 在半导体衬底上形成栅极绝缘层（103）。 NMOS栅极（140）形成在NMOS区域的栅极绝缘层上。 PMOS栅极（150）形成在PMOS区域的栅极绝缘层上。 NMOS栅极和PMOS栅极之一包括单个导电层图案（110S）。 NMOS栅极和PMOS栅极中的另一个包括三重导电层图案（110T）。 单导电层图案包括第一导电层图案（111）。 三重导电层图案包括第一导电层图案，第二导电层图案（115）和形成在第一和第二导电层图案之间的功函数调整层图案（113）。
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公开(公告)号：KR100689824B1
公开(公告)日：2007-03-08
申请号：KR1020040099511
申请日：2004-11-30
Applicant: 삼성전자주식회사
IPC: H01L21/205
Abstract: 원자층 증착 기술을 이용한 금속 실리케이트막 형성 방법들을 제공한다. 이 방법들은 금속 실리케이트막 형성 사이클을 적어도 1회 실시하여 원하는 두께의 상기 금속 실리케이트막을 형성한다. 상기 금속 실리케이트막 형성 사이클은 금속 산화막 형성 사이클을 K회 반복하는 단계 및 실리콘산화막 형성 사이클을 Q회 반복하는 단계를 구비한다. 상기 K 및 상기 Q 중 선택된 하나는 2 이상 10 이하의 정수이고, 상기 K 및 상기 Q 중 다른 하나는 1 이상 10 이하의 정수이다. 상기 금속 산화막 형성 사이클은 금속 원료 가스를 주입하고, 반응기 내에 잔류하는 상기 금속 원료 가스를 배출하여 상기 반응기 내부를 정화하고, 상기 반응기에 산화 가스를 주입하고, 상기 반응기 내부를 정화하는 단계를 구비한다. 상기 실리콘산화막 형성 사이클은 실리콘 원료 가스를 주입하고, 반응기 내에 잔류하는 상기 실리콘 원료 가스를 배출하여 상기 반응기 내부를 정화하고, 상기 반응기에 산화 가스를 주입하고, 상기 반응기 내부를 정화하는 단계를 구비한다.
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公开(公告)号：KR1020060122608A
公开(公告)日：2006-11-30
申请号：KR1020050045208
申请日：2005-05-27
Applicant: 삼성전자주식회사
IPC: H01L21/8238
Abstract: A semiconductor device and its manufacturing method are provided to restrain the generation of a gate depletion by preventing the diffusion of dopants into a channel region of a transistor using an improved gate structure with a metal nitride layer. A semiconductor device comprises a semiconductor substrate(200) with an NMOS transistor region and a PMOS transistor region, an N type gate electrode, and a P type gate electrode. The N type gate electrode(251) is formed on the substrate of the NMOS transistor region. The N type gate electrode is composed of a first conductive pattern and a first polysilicon layer. The P type gate electrode(255) is formed on the substrate of the PMOS transistor region. The P type gate electrode is composed of a second conductive pattern and a second polysilicon pattern. The first and the second conductive patterns include a predetermined metal nitride layer, respectively. The predetermined metal nitride layer contains one selected from a group consisting of W, Mo, Al, Hf and Zr.
Abstract translation: 提供一种半导体器件及其制造方法，以通过使用具有金属氮化物层的改进的栅极结构来防止掺杂剂扩散到晶体管的沟道区域中，从而抑制栅极耗尽的产生。 半导体器件包括具有NMOS晶体管区域和PMOS晶体管区域的半导体衬底（200），N型栅极电极和P型栅极电极。 N型栅极（251）形成在NMOS晶体管区域的衬底上。 N型栅电极由第一导电图案和第一多晶硅层构成。 P型栅极（255）形成在PMOS晶体管区域的基板上。 P型栅电极由第二导电图案和第二多晶硅图案组成。 第一和第二导电图案分别包括预定的金属氮化物层。 预定的金属氮化物层含有选自W，Mo，Al，Hf和Zr中的一种。
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公开(公告)号：KR100598051B1
公开(公告)日：2006-07-10
申请号：KR1020050011457
申请日：2005-02-07
Applicant: 삼성전자주식회사
IPC: H01L21/335
Abstract: 고유전막과 반응하지 않고 전극을 패터닝할 때 기판에 손상을 주지 않는 반도체 소자의 제조 방법이 제공된다. 반도체 소자의 제조 방법은 기판 상에 고유전막 및 도전막을 형성하는 단계와, 도전막의 일부를 건식 식각하는 단계와, 도전막 중 미식각된 영역에 플라즈마 처리 또는 이온 주입을 하는 단계와, 플라즈마 처리 또는 이온 주입된 미식각된 영역을 습식 식각하여 고유전막을 노출시키는 도전막 패턴을 완성하는 단계를 포함한다.
고유전막, 전극, 패터닝, 비정질Abstract translation: 提供了一种制造半导体器件的方法，该方法在电极被图案化而不与高介电常数膜反应时不会损坏衬底。 和用于制造半导体器件的方法，包括：在一个特定的导体膜的等离子体处理或离子注入，并且形成导电膜和导电膜一部分的干蚀刻步骤，导电膜的未蚀刻区域在所述衬底上，等离子体处理的，或 并且湿法蚀刻离子注入的辉光角区域以完成暴露高k膜的导电膜图案。
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公开(公告)号：KR100510546B1
公开(公告)日：2005-08-26
申请号：KR1020030061702
申请日：2003-09-04
Applicant: 삼성전자주식회사
IPC: H01L21/316 , B82Y40/00
CPC classification number: H01L21/02329 , H01L21/02178 , H01L21/02181 , H01L21/02189 , H01L21/02192 , H01L21/022 , H01L21/02337 , H01L21/0234 , H01L21/28185 , H01L21/28202 , H01L21/3143 , H01L21/3144 , H01L21/31604 , H01L21/31641 , H01L21/31645 , H01L21/3185 , H01L29/513 , H01L29/517 , H01L29/518
Abstract: 본 발명은 실리콘 기판 상에 하프늄 산화막(또는 지르코늄 산화막)과 3족 금속 산화막이 교대로 적층된 나노적층물로 이루어진 고유전막을 형성한다. 필요에 따라서, 상기 고유전막 형성 전에 오존 산화막을 형성한다. 다음에, 상기 고유전막이 형성된 실리콘 기판을 질화처리한다. 이어서, 상기 질화처리된 실리콘 기판을 산화처리 및/또는 어닐링하는 후처리하여 고유전막을 형성한다. 본 발명은 우수한 이동도 특성과 계면 특성을 가지는 고유전막을 얻을 수 있고, 고유전막 형성 전에 오존 계면 산화막을 형성하면 등가산화막의 증가없이 고유전막의 누설 전류 특성과 음 바이어스 온도 불안정 특성을 향상시킬 수 있다.
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Patent Agency Ranking
公开(公告)号：KR1020050050003A
公开(公告)日：2005-05-27
申请号：KR1020030083796
申请日：2003-11-24
Applicant: 삼성전자주식회사
IPC: H01L21/205
Abstract: 원자층증착기술을 사용하여 탄소 불순물들을 함유하는 유전막을 형성하는 방법이 개시된다. 이 방법은 반도체기판을 준비하는 것을 포함한다. 상기 반도체기판을 반응기 내에 로딩한다. 그 후, 상기 반응기 내에 금속유기원료기체의 주입 및 배출(purge), 산화기체(oxidant gas)의 주입 및 배출을 연속적으로 실시하는 기본순환(basic cycle) 및 상기 금속유기원료기체의 주입 및 배출을 연속적으로 실시하는 추가순환(additional cycle)을 각각 적어도 1회 실시하는 것을 포함하는 유전막 형성방법.
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公开(公告)号：KR1020150105171A
公开(公告)日：2015-09-16
申请号：KR1020140120179
申请日：2014-09-11
Applicant: 삼성전자주식회사
IPC: H04L29/08
CPC classification number: H04L47/365 , H04L69/322
Abstract: 본 발명은 2047 바이트를 초과하는 RLC SDU를 2047 바이트 단위로 세그먼트하고, 2047 바이트의 SDU에는 LI=0을 설정하고, 나머지 SDU에는 기존 방식으로 LI 설정한다.
본 발명의 실시 예에 따른 방법은, 이동 통신 시스템의 송신기에서 대용량 서비스 데이터 유닛(SDU)을 지원하기 위한 방법에 있어서, 전송할 RLC SDU의 사이즈를 확인하는 과정; 2047 바이트를 초과하는가를 확인하는 과정; 초과할 경우, 2047 바이트 단위로 RLC SDU를 세그먼트하는 과정; 2047 바이트의 RLC SDU에 대해 길이 식별자(LI)를 0으로 설정하고, 나머지 RLC SDU에 상기 나머지 RLC SDU의 크기에 해당하는 LI를 설정하는 과정; 및 상기 설정된 LI를 기반으로 하여 RLC PDU를 전송하는 과정을 포함한다.Abstract translation: 提供一种用于在移动通信系统的接收机中支持大型服务数据单元（SDU）的方法和装置。 该方法包括：从上层接收无线链路控制（RLC）协议数据单元（PDU）; 检查包括在RLC PDU的RLC报头中的长度指示符（LI）; 如果LI被配置为“0”，则确定接收到的RLC PDU包括2047字节的RLC SDU，并且如果LI被配置为除“0”之外的值，则确定接收到的RLC PDU包括 一个大小对应于LI的值; 并基于LI改进RLC SDU。
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公开(公告)号：KR1020150046480A
公开(公告)日：2015-04-30
申请号：KR1020130125740
申请日：2013-10-22
Applicant: 삼성전자주식회사
CPC classification number: H04L1/1864 , G06F11/10 , H04L1/1845
Abstract: 내부및 외부메모리를선택적으로사용하는 HARQ 데이터처리장치및 그처리방법이개시된다. 상기 HARQ 데이터처리장치는제1 HARQ 버스트를수신하는결합기, 상기 HARQ 데이터처리장치의내부에위치하는내부메모리, 및제1 HARQ 버스트의크기를미리설정된임계치와비교하고, 비교결과에따라상기내부메모리및 상기데이터처리장치의외부에위치하는외부메모리중 하나를선택하여, 상기제1 HARQ 버스트를저장하는메모리선택기를포함하며, 상기내부메모리의크기및 상기임계치중 적어도하나는미리정의된제1 서비스타입의특성에기초하여결정된다.
Abstract translation: 本发明提供一种用于选择性地使用内部和外部存储器及其方法来处理HARQ数据的装置。 该设备包括：组合器，被配置为接收第一HARQ突发; 位于设备内的内部存储器; 以及存储器选择器，被配置为将所述第一HARQ突发的大小与预定阈值进行比较，以根据比较结果选择所述内部存储器和位于所述设备外部的外部存储器之一，并将所述第一HARQ突发存储在所选择的 记忆。 基于已经预先确定的第一服务类型的特性来确定内部存储器的大小和阈值中的至少一个。 。
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公开(公告)号：KR101377069B1
公开(公告)日：2014-03-24
申请号：KR1020080048138
申请日：2008-05-23
Applicant: 삼성전자주식회사
IPC: H01L21/336 , H01L21/31
CPC classification number: H01L29/02 , H01L21/02175 , H01L21/022 , H01L21/28194 , H01L21/31604 , H01L29/513 , H01L29/517
Abstract: 반도체장치및 그형성방법이제공된다. 기판상에제 1 유전막및 상기제 1 유전막상에제 2 유전막이제공된다. 상기제 1 유전막은상기제 2 유전막보다낮은막중탄소농도를갖는다. 이에따라, 상기기판과상기유전막사이의계면준위가증가되는것이방지되고, 신뢰성이향상될수 있다.
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