公开(公告)号：KR100183899B1

公开(公告)日：1999-04-15

申请号：KR1019960025231

申请日：1996-06-28

Applicant: 삼성전자주식회사

Inventor： 김민정 ,  하대원

IPC: H01L21/28

Abstract: 반도체 소자의 콘택 홀(Contact Hole) 형성 방법에 관한 것으로, 특히 자기 정렬 콘택 홀(Self-Align Contact Hole) 형성 방법에 관한 것이다.
건식 식각 공정으로 콘택 홀을 형성한 후 습식 식각 공정을 추가로 실시하여 자기 정렬 콘택 홀(Self-Align Contact Hole)을 형성한 것으로, 건식 식각시 생성되는 폴리머의 영향을 받지 않아 일정한 크기의 콘택 홀을 형성할 수 있고, 습식 식각 공정시 콘택 홀 상부의 지름을 크게 할 수 있어 후속 공정의 오 정렬 마진을 크게할 수 있으며, 건식 식각에 의해 하부의 실리콘 기판이 손상되는 것을 줄일수 있다는 잇점이 있다.

公开(公告)号：KR100183859B1

公开(公告)日：1999-04-15

申请号：KR1019960016960

申请日：1996-05-20

Applicant: 삼성전자주식회사

Inventor： 하대원

IPC: H01L21/76

Abstract: 딥핑 현상을 제거한 트렌치 소자분리방법에 대해 기재되어 있다. 본 발명의 트렌치 소자분리방법은, 반도체기판에 소자형성영여과 소자분리영역을 정의 하기 위한 소정의 포토레지스터 패턴을 형성하는 단계와, 상기 소자분리영역의 반도체기판을 산화시켜 소정두께의 산화막을 형성하는 단계와, 상기 포토레지스트 패턴의 둘레를 따라 상기 반도체기판에 대하여 식각선택비를 갖는 스페이서를 형성하는 단계와, 상기 포토레지스트 패턴 및 스페이서를 식각마스크로 적용하여 상기 반도체기판 내에 소정 깊이의 트렌치를 형성하는 단계와, 상기 트렌치에 절연물질을 채우는 단계를 구비하여 이루어진 것을 특징으로 한다. 따라서, 본 발명에 의한 트렌치 소자분리방법에 의하면, 소자형성영여과 소자분리영역의 경계 부분에 산화막이 남게 됨으로써, 종래 이 부분에서 발생되던 딥핑 현상을 제거할 수 있게 되어 소자의 신뢰성을 향상시킬 수 있게 된다.

公开(公告)号：KR1019990020114A

公开(公告)日：1999-03-25

申请号：KR1019970043559

申请日：1997-08-30

Applicant: 삼성전자주식회사

Inventor： 하대원

IPC: H01L29/78 ,  H01L21/336

Abstract: 본 발명은 숏 채널 효과를 감소시킴과 동시에 게이트 산화막의 신뢰성에 대한 문제를 발생시키지 않으므로써, 트랜지스터의 특성을 개선시키는 반도체 장치의 제조 방법을 제공하고자 하는 것으로, 이를 위해 본 발명은 문턱전압 조절을 위한 이온주입과 펀치쓰루 방지를 위한 이온주입을 트랜지스터 형성 전에 선택적으로 수행한다. 이에 의해, 본 발명은 디바이스의 트랜지스터에서 발생되는 숏채널 효과를 방지하여 디바이스의 특성을 개선함과 아울러, 도핑 프로파일 형성을 위한 이온주입이 트랜지스터가 형성되기 전에 수행되기 때문에, 트랜지스터의 게이트 산화막이 이온주입에 의해 손상 받지 않아 신뢰성이 향상된다.

公开(公告)号：KR1019970077773A

公开(公告)日：1997-12-12

申请号：KR1019960016960

申请日：1996-05-20

Applicant: 삼성전자주식회사

Inventor： 하대원

IPC: H01L21/76

Abstract: 딥핑 현상을 제거한 트렌치 소자분리방법에 대해 기재되어 있다.
본 발명의 트렌치 소자분리방법은, 반도체기판에 소자형성영역과 소자분리영역을 정의하기 위한 소정의 포토레지스트 패턴을 형성하는 단계와, 상기 소자분리영역의 반도체기판을 산화시켜 소정두께의 산화막을 형성하는 단계와, 상기 포토레지스트 패턴의 둘레를 따라 상기 반도체기판에 대하여 식각선택비를 갖는 스페이서를 형성하는 단계와, 상기 포토레지스트 패턴 및 스페이서를 식각마스크로 적용하여 상기 반도체기판 내에 소정 깊이의 트렌치를 형성하는 단계와, 상기 트렌치에 절연물질을 채우는 단계를 구비하여 이루어진 것을 특징으로 한다. 따라서, 본 발명에 의한 트렌치 소자분리방법에 의하면, 소자형성영역과 소자분리영역을 경계 부분에 산화막이 남게 됨으로서, 종래 이 부분에서 발생되던 딥핑 현상을 제거할 수 있게 되어 소자의 신뢰성을 향상시킬 수 있게 된다.

公开(公告)号：KR102245130B1

公开(公告)日：2021-04-29

申请号：KR1020140148527

申请日：2014-10-29

Applicant: 삼성전자주식회사

Inventor： 박성일 ,  김문현 ,  김웅기 ,  조근휘 ,  전휘찬 ,  김동원 ,  하대원

IPC: H01L29/78 ,  H01L21/336

Abstract: 활성영역상의게이트패턴및 컨택패턴을포함하는반도체소자가설명된다. 상기컨택패턴은상기게이트패턴과가까운리세스부, 및상기게이트패턴과먼 라이징부를포함한다. 상기게이트패턴은게이트절연층, 및상기게이트절연층 상의게이트전극을포함한다. 상기리세스부의상면은상기라이징부의상면보다낮다.

公开(公告)号：KR101887109B1

公开(公告)日：2018-09-11

申请号：KR1020110083412

申请日：2011-08-22

Applicant: 삼성전자주식회사

Inventor： 이정혁 ,  하대원 ,  심규리

IPC: G11C13/00 ,  G11C16/10

CPC classification number: G11C8/00 ,  G11C11/16 ,  G11C11/1675 ,  G11C13/00 ,  G11C13/0004 ,  G11C13/0007 ,  G11C13/0038 ,  G11C13/0069 ,  G11C17/16 ,  G11C29/021 ,  G11C29/028 ,  G11C2013/0076 ,  G11C2013/0083 ,  G11C2013/0092 ,  G11C2029/5006

Abstract: 저항변화메모리장치및 그에따른전류트리밍방법이개시된다. 저항변화메모리장치는, 저항변화메모리셀들의어레이를포함한다. 또한, 저항변화메모리장치는, 프로그램동작모드에서상기저항변화메모리셀들의어레이내의선택된메모리셀로리셋전류를인가함에의해상기선택된메모리셀을고저항상태로리셋하기위해구성된라이팅회로를포함한다. 여기서, 상기리셋전류의레벨은상기저항변화메모리셀들의어레이에대한초기리셋전류분포에의존한다. 본발명의실시예적구성에따르면, 리셋프로그램에러나셋 복귀프로그램에러가최소화또는감소되어저항변화메모리장치의제조수율이증대된다. 또한메모리셀의엔듀런스페일및 디스터브페일이최소화또는감소되어메모리장치의신뢰성이개선된다.

公开(公告)号：KR1020140102351A

公开(公告)日：2014-08-22

申请号：KR1020130014989

申请日：2013-02-12

Applicant: 삼성전자주식회사

Inventor： 석성대 ,  하대원 ,  박수연

IPC: H01L29/78 ,  H01L21/336

CPC classification number: H01L29/42392 ,  H01L29/66545 ,  H01L29/785 ,  H01L29/78696 ,  H01L29/0847

Abstract: A gate all around type semiconductor device is provided. The gate all around type semiconductor device includes a source/drain layer which are separated from each other, a channel layer which is connected to the source/drain layer, and a gate electrode which is partly formed along the circumference of the channel layer. The lower part of the source/drain layer is deeper than the channel layer. An insulating pattern is formed between the lower part of the gate electrode and the lower part of the source/drain layer.

Abstract translation: 提供了一种全周围型半导体器件的门。 栅极全周型半导体器件包括彼此分离的源极/漏极层，连接到源极/漏极层的沟道层，以及沿着沟道层的圆周部分地形成的栅极电极。 源极/漏极层的下部比沟道层更深。 在栅电极的下部和源极/漏极层的下部之间形成绝缘图案。

公开(公告)号：KR1020130021095A

公开(公告)日：2013-03-05

申请号：KR1020110083412

申请日：2011-08-22

Applicant: 삼성전자주식회사

Inventor： 이정혁 ,  하대원 ,  심규리

IPC: G11C13/00 ,  G11C16/10

CPC classification number: G11C8/00 ,  G11C11/16 ,  G11C11/1675 ,  G11C13/00 ,  G11C13/0004 ,  G11C13/0007 ,  G11C13/0038 ,  G11C13/0069 ,  G11C17/16 ,  G11C29/021 ,  G11C29/028 ,  G11C2013/0076 ,  G11C2013/0083 ,  G11C2013/0092 ,  G11C2029/5006

Abstract: PURPOSE: A resistance change memory device and a current trimming method thereof are provided to increase the yield of the resistance change memory device by minimizing a reset program error or a set recovery program error. CONSTITUTION: A resistance change memory device includes a writing circuit(20) and an array(70) of resistance change memory cells. The writing circuit resets the selected memory cells with a high resistant state by applying a reset current to the selected memory cell in the array of the resistance memory cells in a program operation mode. The level of a reset current depends on an initial reset current distribution about the array of the resistance change memory cells.

Abstract translation: 目的：提供电阻变化存储器件及其电流修整方法，以通过使复位程序错误或设定的恢复程序错误最小化来提高电阻变化存储器件的产量。 构成：电阻变化存储装置包括写入电路（20）和电阻变化存储单元的阵列（70）。 写入电路通过在编程操作模式中对电阻存储单元的阵列中的所选择的存储单元施加复位电流，使具有高电阻状态的所选存储单元复位。 复位电流的电平取决于关于电阻变化存储单元阵列的初始复位电流分布。

公开(公告)号：KR100900202B1

公开(公告)日：2009-06-02

申请号：KR1020070077158

申请日：2007-07-31

Applicant: 삼성전자주식회사

Inventor： 하대원 ,  정기태

IPC: H01L27/115 ,  H01L29/872

CPC classification number: H01L45/144 ,  H01L27/2409 ,  H01L27/2463 ,  H01L45/06 ,  H01L45/1233 ,  H01L45/1675

Abstract: 상변화 메모리 소자 및 그의 제조방법을 제공한다. 상기 상변화 메모리 소자는 기판 상에 일방향으로 연장된 워드라인을 포함한다. 상기 워드라인 상에 저농도 반도체 패턴이 위치한다. 상기 저농도 반도체 패턴 상에 노드 전극이 위치한다. 상기 저농도 반도체 패턴과 상기 노드 전극 사이에 쇼트키 다이오드가 위치한다. 상기 노드 전극 상에 상변화 저항체가 위치한다.

公开(公告)号：KR1020090012923A

公开(公告)日：2009-02-04

申请号：KR1020070077158

申请日：2007-07-31

Applicant: 삼성전자주식회사

Inventor： 하대원 ,  정기태

IPC: H01L27/115 ,  H01L29/872

CPC classification number: H01L45/144 ,  H01L27/2409 ,  H01L27/2463 ,  H01L45/06 ,  H01L45/1233 ,  H01L45/1675 ,  G11C13/0004

Abstract: A phase change memory device having a Schottky diode and a manufacturing method thereof are provided to reduce an operation voltage of a phase change memory element and to improve program efficiency by forming the Schottky diode in an interface between a low density semiconductor pattern and a node electrode. A word line(133a) is extended on a substrate in a specific direction. A low density semiconductor pattern(135a) is positioned in the word line. A node electrode is positioned in the low density semiconductor pattern. The Schottky diode is formed between the low density semiconductor pattern and the node electrode. The phase change resistance is positioned on the node electrode. The word line is composed of a conductive film including the metal. A high density semiconductor pattern is positioned between the low density semiconductor pattern and the word line.

Abstract translation: 提供一种具有肖特基二极管的相变存储器件及其制造方法，以减小相变存储元件的工作电压，并且通过在低密度半导体图案和节点电极之间的界面中形成肖特基二极管来提高编程效率 。 字线（133a）在特定方向上在基板上延伸。 低密度半导体图案（135a）位于字线中。 节点电极位于低密度半导体图案中。 在低密度半导体图案和节点电极之间形成肖特基二极管。 相位阻抗位于节点电极上。 字线由包括金属的导电膜构成。 高密度半导体图案位于低密度半导体图案和字线之间。