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    반도체 소자 및 그 제조 방법
    2.
    发明公开
    반도체 소자 및 그 제조 방법 审中-实审
    半导体装置及其制造方法

    公开(公告)号：KR1020170015705A

    公开(公告)日：2017-02-09

    申请号：KR1020150108158

    申请日：2015-07-30

    Applicant: 삼성전자주식회사

    Inventor： 홍병학 ,  박성일 ,  후카이,토시노리 ,  마에다,시게노부 ,  마스오카,사다아키 ,  이상현 ,  천건용 ,  친,혹천

    IPC: H01L29/78 ,  H01L29/49

    CPC classification number: H01L27/0924 ,  H01L21/02532 ,  H01L21/02636 ,  H01L21/26513 ,  H01L21/823412 ,  H01L21/823437 ,  H01L21/823807 ,  H01L21/823821 ,  H01L21/823828 ,  H01L27/092 ,  H01L29/0649 ,  H01L29/78 ,  H01L29/7846 ,  H01L29/7848

    Abstract: 반도체소자가제공된다. 반도체소자는소자분리막에의해정의되는 MOSFET 영역을포함하되, 상기 MOSFET 영역의상부에제1 방향으로연장되는활성패턴을갖는기판; 상기제1 방향과교차하는제2 방향으로연장되며, 상기활성패턴상에서상기활성패턴을가로지르는게이트전극; 및평면적관점에서상기 MOSFET 영역에인접하며, 상기게이트전극을상기제2 방향으로분리시키는제1 게이트분리패턴을포함한다. 상기 MOSFET 영역이 P형인경우, 상기제1 게이트분리패턴은인장스트레인을가지고, 상기 MOSFET 영역이 N형인경우, 상기제1 게이트분리패턴은압축스트레인을갖는다.

    Abstract translation: 半导体器件包括：衬底，其包括由器件隔离层限定的至少一个金属氧化物半导体场效应晶体管（MOSFET）区域，并且具有在MOSFET区域上沿第一方向延伸的有源图案;栅极电极与有源 并且沿与第一方向相交的第二方向延伸，以及从平面图观察与MOSFET区域相邻的第一栅极分离图案，并且将栅电极在第二方向上彼此间隔开。 当MOSFET区域是P沟道时，第一栅极分离图案具有拉伸应变。 MOSFET（PMOSFET）区域。 当MOSFET区域是N沟道MOSFET（NMOSFET）区域时，第一栅极分离图案具有压缩应变。

    성능 개선을 위한 패턴 구조가 적용된 반도체 장치
    5.
    发明公开
    성능 개선을 위한 패턴 구조가 적용된 반도체 장치 审中-实审
    适用于性能改进的图案结构的半导体器件

    公开(公告)号：KR1020160017855A

    公开(公告)日：2016-02-17

    申请号：KR1020140101221

    申请日：2014-08-06

    Applicant: 삼성전자주식회사

    Inventor： 조근휘 ,  박성일 ,  홍병학 ,  후카이,토시노리 ,  김문현 ,  김웅기 ,  박수혜 ,  김동원 ,  하대원

    IPC: H01L29/78

    CPC classification number: H01L29/7845 ,  H01L21/28123 ,  H01L21/82385 ,  H01L21/823871 ,  H01L27/0207 ,  H01L27/088 ,  H01L27/092 ,  H01L29/0649 ,  H01L29/42356 ,  H01L29/66545 ,  H01L29/785 ,  H01L29/7831 ,  H01L29/7834

    Abstract: 성능개선을위한패턴구조가적용된반도체장치가제공된다. 상기반도체장치는, 소자분리막을사이에두고제1 방향으로이격된제1 및제2 액티브영역, 제1 액티브영역상에제1 방향과교차하는제2 방향으로연장되어형성되는제1 노말게이트, 일부는소자분리막의일단과오버랩되고나머지일부는제1 액티브영역과오버랩되고, 제1 노말게이트와제1 방향으로이격되어형성된제1 더미게이트, 일부는소자분리막의타단과오버랩되고나머지일부는제2 액티브영역과오버랩되어형성되는제2 더미게이트, 제1 노말게이트와제1 더미게이트사이의소오스또는드레인영역상에형성되는제1 노말소오스또는드레인콘택; 및소자분리막상에제1 및제2 더미게이트와비오버랩되어형성되고, 제1 노말소오스또는드레인콘택과다른크기를가지는더미콘택을포함한다.

    Abstract translation: 提供了应用图案结构以提高性能的半导体器件。 半导体器件包括：跨器件分离膜沿第一方向分离的第一和第二有源区; 在与第一方向交叉的第二方向上在第一有源区域上延伸的第一正常栅极; 第一伪栅极，其具有与器件分离膜的端部重叠的部分，其另一部分与第一有源区域重叠，并且通过在第一方向上与第一正常栅极分离形成; 第二伪栅极，具有与器件分离膜的另一端重叠的部分，并且另一端与第二有源区域重叠; 形成在第一正常栅极和第一虚拟栅极之间的源极或漏极区域上的第一正常源极或漏极接触; 以及通过与第一和第二伪栅极不重叠而形成的虚拟接触，并且具有与第一正常源极或漏极接触件不同的尺寸。

    유/무선 브리지를 이용하는 통신 시스템에서 네트워크 주소 정보를 업데이트하는 방법 및 장치
    7.
    发明公开
    유/무선 브리지를 이용하는 통신 시스템에서 네트워크 주소 정보를 업데이트하는 방법 및 장치 审中-实审
    使用有线/无线桥接通信系统中的网络地址信息的方法和装置

    公开(公告)号：KR1020150081758A

    公开(公告)日：2015-07-15

    申请号：KR1020140001546

    申请日：2014-01-06

    Applicant: 삼성전자주식회사

    Inventor： 신봉진 ,  강재은 ,  강한수 ,  박성일 ,  박성희 ,  양칠렬 ,  이명환 ,  이장희 ,  이춘호 ,  이태영

    IPC: H04L29/02

    CPC classification number: H04L61/103 ,  H04L12/18 ,  H04L61/2007 ,  H04W88/16

    Abstract: 본발명의실시예에따라유/무선브리지를이용하는통신시스템에서네트워크주소정보를업데이트하는방법은, 브리지장치의교체가있는경우, 교체된브리지장치가 IP 주소를획득하는과정과, 상기교체된브리지장치가내부네트워크노드로상기브리지장치의교체를알리는패킷을전송하는과정과, 상기교체된브리지장치가외부네트워크노드로상기네트워크주소정보의업데이트를위한메시지를방송하는과정을포함하며, 상기메시지를수신한상기외부네트워크노드에서네트워크주소정보를포함하는테이블정보는업데이트된다.

    Abstract translation: 本发明涉及一种用于在使用有线/无线电桥的通信系统中更新网络地址信息的方法，包括：替换桥接设备获取IP地址的步骤，如果有替换桥接设备; 所述替换的桥接设备将用于通知桥接器更换的分组发送到内部网络节点的步骤; 以及替换的桥接器装置向外部网络节点广播用于更新网络地址信息的消息的步骤，其中在已经接收到该消息的外部网络节点中更新包括网络地址信息的表信息。

    반도체 장치 및 그 제조 방법
    8.
    发明公开
    반도체 장치 및 그 제조 방법 审中-实审
    半导体器件及其制造方法

    公开(公告)号：KR1020140094917A

    公开(公告)日：2014-07-31

    申请号：KR1020130007573

    申请日：2013-01-23

    Applicant: 삼성전자주식회사

    Inventor： 석성대 ,  강희수 ,  박성일 ,  오창우

    IPC: H01L29/78 ,  H01L21/336

    CPC classification number: H01L21/764 ,  H01L29/66545 ,  H01L29/66795 ,  H01L29/785 ,  H01L29/7856 ,  H01L29/0653

    Abstract: Provided is a semiconductor device. The semiconductor device includes a gate electrode which crosses a semiconductor fin arranged on a substrate, a gate insulating layer which is interposed between the gate electrode and the semiconductor fin, a 3D-structural channel region which is defined in the semiconductor fin under the gate electrode, a first interlayer insulator film which is formed in the semiconductor fin of both sides of the gate electrode and covers the entire surface of the substrate except the gate electrode and impurity regions separated from the gate electrode, a first contact plug which penetrates the first interlayer insulator film and touches the impurity regions, and a second interlayer insulator film which covers the gate electrode and partly fills a space between the impurity regions and the gate electrode to define an air gap between the impurity regions and the gate electrode.

    Abstract translation: 提供一种半导体器件。 该半导体器件包括：栅极电极，与跨过衬底上的半导体鳍片交叉;栅极绝缘层，介于栅极电极和半导体鳍片之间;三维结构沟道区域，其限定在半导体鳍片下面的栅电极 形成在所述栅电极的两侧的所述半导体翅片中并且覆盖除了所述栅电极以外的所述基板的整个表面以及与所述栅电极分离的杂质区域的第一层间绝缘膜，穿过所述第一中间层的第一接触插塞 绝缘体膜并且接触杂质区域;以及第二层间绝缘膜，其覆盖栅电极并且部分地填充杂质区域和栅电极之间的空间，以限定杂质区域和栅电极之间的气隙。

    멀티 비트 메모리 소자와 그 동작방법
    9.
    发明授权
    멀티 비트 메모리 소자와 그 동작방법 有权
    多位存储器件及其操作方法

    公开(公告)号：KR101407643B1

    公开(公告)日：2014-06-13

    申请号：KR1020070121412

    申请日：2007-11-27

    Applicant: 삼성전자주식회사

    Inventor： 박성일 ,  이성훈 ,  신재광 ,  김종섭

    IPC: G11C11/15 ,  G11B5/39

    CPC classification number: G11C11/161 ,  G11C11/1675 ,  G11C11/5607

    Abstract: 멀티 비트 메모리 소자 및 그의 동작방법이 개시되어 있다. 개시된 멀티 비트 메모리 소자는 인가 전류에 따라 저저항상태와 고저항상태를 갖는 적어도 세 개의 단위셀(unit cell)이 순차로 적층된 적층구조물을 구비한 스토리지노드, 및 상기 적층구조물에 전류를 인가하는 수단을 포함하되, 상기 단위셀들은 그의 저항상태를 변화시키기 위한 임계 전류(critical current)가 서로 다른 메모리 소자를 제공한다.

    반도체 소자
    10.
    发明公开
    반도체 소자 审中-实审
    半导体器件

    公开(公告)号：KR1020140067407A

    公开(公告)日：2014-06-05

    申请号：KR1020120134593

    申请日：2012-11-26

    Applicant: 삼성전자주식회사

    Inventor： 석성대 ,  오창우 ,  박성일

    IPC: H01L27/085 ,  H01L27/105

    CPC classification number: H01L27/0924 ,  H01L21/823412 ,  H01L21/823431 ,  H01L21/823807 ,  H01L21/823821 ,  H01L27/0883 ,  H01L27/0886 ,  H01L27/0922

    Abstract: A semiconductor device is provided. A first transistor and a second transistor including a nano-active region protruded from a substrate, a source region and a drain region on both ends of the nano-active region, and a channel forming region between the source region and the drain region are provided. The source region and the drain region of the first transistor are conductive type same as the source region and the drain region of the second transistor, wherein a threshold voltage of the second transistor is lower than the first transistor. The channel forming region of the second transistor includes a same kind impurity region having the same conductive type with the source region and the drain region of the second transistor, but a different conductive type with the channel forming region between the source region and the drain region of the first transistor.

    Abstract translation: 提供半导体器件。 本发明提供一种第一晶体管和第二晶体管，其包括从纳米活性区两端的基板，源极区域和漏极区域突出的纳米有源区域和源极区域与漏极区域之间的沟道形成区域 。 第一晶体管的源极区域和漏极区域是与第二晶体管的源极区域和漏极区域相同的导电类型，其中第二晶体管的阈值电压低于第一晶体管。 第二晶体管的沟道形成区域包括与第二晶体管的源极区域和漏极区域具有相同导电类型的相同种类的杂质区域，但是在源极区域和漏极区域之间具有沟道形成区域的不同的导电类型 的第一晶体管。

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