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公开(公告)号：KR1019930006864A
公开(公告)日：1993-04-22
申请号：KR1019910015377
申请日：1991-09-03
Applicant: 삼성전자주식회사
IPC: H01L21/465
Abstract: 본 발명은 고유전막의 증착방법에 관한 것으로, 상기 고유전막의 누설전류를 줄어기 위해, 고유전막 증착 도중 오존에 의한 추가적인 열처리 공정으로 막내의 산소결핍현상을 해소시킨다. 금속소오스와 산소가스를 유입함으로 금속산화 형태의 고유전막을 소정 두께로 증착하고 이를 오존 열처리하는 공정을 반복하면서 원하는 두께를 증착한다. 이에 의해 뉴설전류가 감소되고 금속화합물의 구조가 안정되어 파괴내압의 감소를 막을 수 있다.
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公开(公告)号：KR1020090009476A
公开(公告)日：2009-01-23
申请号：KR1020070072778
申请日：2007-07-20
Applicant: 삼성전자주식회사
IPC: H04B1/40
CPC classification number: H04M1/23 , G06F3/041 , H04M1/72594 , H04M2250/22
Abstract: A key input apparatus and a method thereof for accurately inputting a key in a portable terminal are provided to allow the visually disable person to input a key by using a touch key. A controller confirms whether a touch key is inputted in a braille input mode(S401,S402). The controller confirms whether the pressure of sensed touch key input is more than the fixed value(S403). The controller controls so that the pressure of touch key more than the fixed value be inputted(S404). A user confirms the touch key touched by user's own hands. The touch key is accurately inputted through a vibration of the portable terminal.
Abstract translation: 提供了一种用于在便携式终端中精确输入密钥的键输入装置及其方法，以允许视障人士通过使用触摸键输入键。 控制器确认在盲文输入模式中是否输入了触摸键（S401，S402）。 控制器确认感测到的触摸键输入的压力是否大于固定值（S403）。 控制器控制使得触摸键的压力超过固定值被输入（S404）。 用户确认用户自己触摸的触摸按键。 触摸键通过便携式终端的振动被精确地输入。
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Patent Agency Ranking
公开(公告)号：KR100510472B1
公开(公告)日：2005-10-25
申请号：KR1019980025904
申请日：1998-06-30
Applicant: 삼성전자주식회사
IPC: H01L21/28
Abstract: 본 발명은, 3원계 이상의 합금으로 이루어지는 고내열성 실리사이드막을 확산소스로 이용한 반도체 소자에서의 얕은 접합 형성방법을 개시한다. 본 발명은 반도체 기판상에 접합을 형성하고자 하는 영역에 2이상의 금속과 실리콘으로 이루어지는 고내열성 실리사이드막을 형성하는 단계와, 고내열성 실리사이드막 내에 도펀트를 이온주입하는 단계와, 이온주입된 도펀트를 고내열성 실리사이드막 아래로 열확산시킴으로써 고내열성 실리사이드막 아래에 얕은 접합을 형성하는 단계를 구비한다. 본 발명에 의하여 열안정성이 우수하고 낮은 접합 누설전류를 갖는 얕은 접합을 형성할 수 있다.
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公开(公告)号：KR1020020078677A
公开(公告)日：2002-10-19
申请号：KR1020010018506
申请日：2001-04-07
Applicant: 삼성전자주식회사
IPC: H01L21/3063
CPC classification number: H01L29/66636 , H01L21/02052 , H01L21/02381 , H01L21/02532 , H01L21/0262 , H01L21/02639 , H01L21/28525 , H01L21/28562 , H01L21/76879 , H01L29/7834
Abstract: PURPOSE: A method for fabricating a semiconductor device using selective epitaxial growth is provided to improve a function of the semiconductor device by growing a single crystalline layer of high quality. CONSTITUTION: A gate insulating layer(12), a gate conductive layer(14), and an insulating capping layer(16) are laminated on a substrate(10) including an isolation layer(11). A gate pattern(18) is formed thereon by performing a patterning process. A spacer(20) is formed at both sides of the gate pattern(18). An oxide layer is removed from a source/drain region by dipping a substrate into a BOE(Buffered Oxide Etchant) solution during 10 to 200 seconds. A crystalline defect layer is exposed from the source/drain region. A contaminant such as particles is removed from the substrate by dipping the substrate having the exposed crystalline defect layer into an SC1 solution. A silicon oxide layer is formed on the substrate by oxidizing the crystalline defect layer. The silicon oxide layer is removed by dipping the substrate into the BOE solution. A single crystalline silicon layer(36) is formed by performing a selective epitaxial growth process.
Abstract translation: 目的：提供使用选择性外延生长制造半导体器件的方法，以通过生长高质量的单晶层来改善半导体器件的功能。 构成：在包括隔离层（11）的基板（10）上层压栅极绝缘层（12），栅极导电层（14）和绝缘覆盖层（16）。 通过进行图案化工艺在其上形成栅极图案（18）。 在栅极图案（18）的两侧形成间隔物（20）。 通过在10〜200秒钟内将基板浸入BOE（缓冲氧化物蚀刻剂）溶液中，从源极/漏极区域去除氧化物层。 晶体缺陷层从源极/漏极区域露出。 通过将具有暴露的结晶缺陷层的衬底浸渍到SC1溶液中，从衬底去除污染物如颗粒。 通过氧化晶体缺陷层，在衬底上形成氧化硅层。 通过将基底浸入BOE溶液中去除氧化硅层。 通过进行选择性外延生长工艺来形成单晶硅层（36）。
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公开(公告)号：KR100319876B1
公开(公告)日：2002-09-04
申请号：KR1019950003247
申请日：1995-02-20
Applicant: 삼성전자주식회사
Inventor： 하정민
IPC: H01L27/108
Abstract: 고신뢰성 캐패시터를 갖는 반도체장치 및 그 제조방법이 개시되어 있다. 본 발명은, 실리콘기판 상에 콘택홀을 갖는 제1 절연막 패턴, 제2 절연막 패턴, 및 제3 절연막 패턴을 형성하고, 상기 콘택홀의 양 측벽에 제4 절연막으로 스페이서를 형성한다. 상기 스페이서가 형성된 콘택홀을 채우면서 상기 제3 절연막 패턴 상에 횡으로 상기 제3 절연막 패턴의 폭보다 큰 크기의 폭을 갖는 제1 도전막 패턴을 형성함으로써, 제1 도전막 패턴의 양 가장자리 아래에 언더컷(undercut)을 형성한다. 이어서 상기 제1 도전막 패턴 상에 제1 산화방지막 패턴을 형성하고, 상기 제1 산화방지막 패턴의 양 가장자리 상부에 제2 도전막 패턴 과 제2 산화방지막 패턴을 차례로 형성한다. 다음에 상기 제1 도전막 패턴, 제1 산화방지막 패턴, 제2 도전막 패턴, 그리고 제2 산화방지막 패턴의 측벽과 상기 언더컷(undercut) 부분에 제3 산화방지막 패턴을 형성함으로서 캐패시터의 하부전극을 형성한다. 이어서 상기 결과물 전면에 차례로 증착된 유전막 및 제3 도전막을 구비하여 실린더형 캐패시터가 형성되는 것을 특징으로 한다. 안정한 고유전막 예컨대 안정한 오산화탄탈륨막(Ta
2 O
5 )을 형성할 수 있어, 캐패시터의 정전용량을 증가시키고 누설전류를 감소시킬 수 있다.-
公开(公告)号：KR1020010036042A
公开(公告)日：2001-05-07
申请号：KR1019990042878
申请日：1999-10-05
Applicant: 삼성전자주식회사
IPC: H01L21/336
Abstract: PURPOSE: A method for manufacturing a threshold voltage of a metal-oxide-semiconductor(MOS) transistor using electron beam is provided to control a roll-off phenomenon of the threshold voltage and to improve ununiformity of a threshold voltage distribution, by additionally irradiating electron beam after an ion implantation process for controlling the threshold voltage is performed. CONSTITUTION: An ion implantation process for controlling a threshold voltage is performed regarding a semiconductor substrate having an isolation region and a well. Electron beam is irradiated to the semiconductor substrate. A silicon layer is formed in an active region of the semiconductor substrate. An oxide layer is formed on the semiconductor substrate.
Abstract translation: 目的：提供使用电子束制造金属氧化物半导体（MOS）晶体管的阈值电压的方法，以通过附加地照射电子来控制阈值电压的滚降现象并改善阈值电压分布的不均匀性 执行用于控制阈值电压的离子注入工艺之后的光束。 构成：对具有隔离区域和阱的半导体衬底执行用于控制阈值电压的离子注入工艺。 电子束照射到半导体衬底。 在半导体衬底的有源区中形成硅层。 在半导体基板上形成氧化物层。
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公开(公告)号：KR1019990018187A
公开(公告)日：1999-03-15
申请号：KR1019970041305
申请日：1997-08-26
Applicant: 삼성전자주식회사
IPC: H01L27/108
Abstract: 본 발명은 캐패시터의 유효 면적을 향상시키고 공정을 단순화시키는 반도체 장치의 캐패시터 형성 방법에 관한 것으로, 반도체 기판 상에 절연막을 사이에 두고 캐패시터 하부전극을 형성하는 단계와, 상기 캐패시터 하부전극 상에 제1 도전막과 제2 도전막이 혼합된 막을 형성하는 단계와, 상기 제1 도전막은 상기 제2 도전막을 내에 흩어져 형성되고, 상기 제2 도전막을 선택적으로 식각 하여 상기 제1 도전막을 일부를 노출시키는 단계와, 상기 혼합막의 선택적인 식각으로 굴곡을 갖는 거친 캐패시터 하부전극의 상부 표면이 형성되고, 상기 혼합막 상에 캐패시터 유전체막을 형성하는 단계와, 상기 캐패시터 유전체막 상에 캐패시터 상부 전극을 형성하는 단계를 포함한다. 이와 같은 반도체 장치의 제조 방법에 의해서, 캐패시터의 유효면적을 증가시킬 수 있고, 따라서 일정크기의 캐패시터에 대한 캐패시턴스를 증가시킬 수 있으며, 공정을 단순화시킬 수 있다.
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