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公开(公告)号：KR1020070034250A
公开(公告)日：2007-03-28
申请号：KR1020050088714
申请日：2005-09-23
Applicant: 삼성전자주식회사
IPC: C07F15/00
CPC classification number: C07F15/0053
Abstract: Provided are an organic-metal precursor material that can be readily decomposed without reacting with an oxidant, a method of manufacturing a metal thin film using the organic-metal precursor material, and a metal thin film prepared using the organic-metal precursor material. The organic-metal precursor material is an organic molecule having lone-pair electrons selected from the group consisting of ether, amine, tetrahydrofuran (THF), a phosphine group, and a phosphite group, and has a structure of covalent coordination bond.
Abstract translation: 本发明提供不与氧化剂反应而容易分解的有机金属前体材料，使用该有机金属前体材料制造金属薄膜的方法以及使用该有机金属前体材料制备的金属薄膜。 有机金属前体材料是具有选自醚，胺，四氢呋喃（THF），膦基和亚磷酸酯基的孤对电子并具有共价配位键的结构的有机分子。
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公开(公告)号：KR100682939B1
公开(公告)日：2007-02-15
申请号：KR1020050021844
申请日：2005-03-16
Applicant: 삼성전자주식회사
IPC: H01L27/115 , H01L21/8247
CPC classification number: H01C7/006 , G11C11/56 , G11C13/0009 , G11C2213/71 , G11C2213/72 , G11C2213/79 , H01L27/2409 , H01L27/2436 , H01L45/085 , H01L45/1233 , H01L45/1273 , H01L45/143 , H01L45/144 , H01L45/1616
Abstract: 입체 구조의 고체전해질을 이용한 반도체 메모리 장치 및 그 제조방법이 개시된다. 본 발명에 의한 반도체 메모리 장치는, 입체 구조의 고체전해질을 이용한 가변저항소자를 포함한다. 상기 가변저항소자는 제1 전극; 상기 제1 전극 상면에 형성되고, 각각 높이가 다른 적어도 둘 이상의 영역들을 갖는 입체 구조의 고체전해질; 및 상기 고체전해질의 높이가 다른 영역들을 덮도록 상기 고체전해질 상에 형성된 제2 전극을 포함한다. 또한, 본 발명에 의한 멀티 비트 반도체 메모리 장치는, 메모리 셀 내의 상기 가변저항소자에 인가되는 전류의 세기 또는 인가 시간을 멀티 스텝으로 제어하는 바이어스 회로를 포함함으로써 멀티 비트를 구현할 수 있다.
반도체, 메모리, 가변저항소자, 고체전해질, 입체 구조-
54.发明授权
公开(公告)号：KR100669854B1
公开(公告)日：2007-01-16
申请号：KR1020050059958
申请日：2005-07-05
Applicant: 삼성전자주식회사
IPC: H01L27/115
CPC classification number: H01L45/04 , H01L45/122 , H01L45/1233 , H01L45/146 , H01L45/147 , H01L45/1616 , H01L45/1675
Abstract: A unit cell structure in a non-volatile semiconductor device includes a lower electrode. The variable resistor is formed on the lower electrode and includes a first insulation thin film, a third insulation thin film, and a second insulation thin film located between the first and third insulation thin films. A breakdown voltage of the second insulation thin film is lower than respective breakdown voltages of the first and third insulation thin films. An upper electrode is formed on the variable resistor.
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公开(公告)号：KR100652378B1
公开(公告)日：2006-12-01
申请号：KR1020040071868
申请日：2004-09-08
Applicant: 삼성전자주식회사
IPC: H01L27/115
CPC classification number: C07F9/902 , C23C16/18 , C23C16/45531 , H01L27/2436 , H01L45/06 , H01L45/1233 , H01L45/144 , H01L45/1616
Abstract: 본 발명은 안티몬 프리커서 및 이를 이용한 상변화 메모리 소자의 제조 방법에 관한 것이다. 상변화 막 형성을 위한 안티몬 프리커서에 있어서, 상기 안티몬 프리커서는, 안티몬, 질소 및 실리콘이 포함된 프리커서를 제공함으로써, 상변화 막의 결정 구조 변화를 위해 인가하는 전류의 크기를 감소시킬 수 있으며, 이를 통하여 메모리 소자의 집적화가 가능해짐으로써 고용량의 고속 작동 가능한 반도체 메모리 소자의 구현이 가능한 장점이 있다.
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Patent Agency Ranking56.发明授权강유전막 상에서 귀금속막의 증착률을 높일 수 있는 물질막제조방법, 이 방법을 이용한 강유전막 커패시터 제조 방법및 이 방법으로 형성된 강유전막 커패시터, 이러한강유전막 커패시터를 포함하는 반도체 메모리 장치 및 그제조 방법 失效강유전막상에서귀금속막의증착률을높일수있는물질막제조방법，이방법을이용한강유전막커패시터제조방법및이방법으로형성된강유전막커패시터，이러한강유전막커패시터를포함하는반도체메모리장치및그제조방법
公开(公告)号：KR100634548B1
公开(公告)日：2006-10-13
申请号：KR1020050063302
申请日：2005-07-13
Applicant: 삼성전자주식회사
IPC: H01L27/105 , H01L27/108 , H01L21/20
Abstract: A method for manufacturing a material layer capable of increasing the deposition rate of a noble metal layer on a ferroelectric layer, a method for manufacturing a ferroelectric capacitor using the same, a semiconductor memory device having the ferroelectric capacitor, and a manufacturing method thereof are provided to increase electrostatic capacity of the ferroelectric capacitor by forming an upper electrode on a ferroelectric substance. A lower electrode(88) is formed. A ferroelectric layer(90) is formed on the lower electrode. The ferroelectric layer is exposed to a seed plasma. An upper electrode(92) is formed on a section of the ferroelectric layer exposed to the seed plasma. The upper electrode includes a source material of the seed plasma. The lower electrode is formed on a substrate where a trench having predetermined depth and width is formed, thereby covering a sidewall and a bottom of the trench. The width of the trench is narrower than 0.39 mum.
Abstract translation: 提供一种能够增加铁电层上的贵金属层的沉积速率的材料层的制造方法，使用该方法制造强电介质电容器的方法，具有该强电介质电容器的半导体存储器件及其制造方法 通过在铁电物质上形成上电极来增加铁电电容器的静电容量。 形成下电极（88）。 铁电层（90）形成在下电极上。 铁电层暴露于种子等离子体。 上电极（92）形成在暴露于种子等离子体的铁电层的一部分上。 上电极包括种子等离子体的源材料。 下电极形成在具有预定深度和宽度的沟槽的衬底上，由此覆盖沟槽的侧壁和底部。 沟槽的宽度比0.39μm窄。
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57.发明授权
公开(公告)号：KR100634532B1
公开(公告)日：2006-10-13
申请号：KR1020050005027
申请日：2005-01-19
Applicant: 삼성전자주식회사
IPC: C07F7/28
CPC classification number: C07F17/00 , C23C16/18 , C23C16/405
Abstract: 본 발명은 하기 화학식 1로 표시되는 Ti-함유 박막 제조용 Ti 전구체, 상기 Ti 전구체의 제조 방법, 상기 Ti 전구체를 이용한 Ti-함유 박막의 제조 방법 및 상기 Ti-함유 박막에 관한 것이다:
상기 화학식 1 중, X
1 및 X
2 는 독립적으로, F, Cl, Br 또는 I이고; n은 0, 1, 2, 3, 4 또는 5이고; m은 0, 1, 2, 3, 4, 5, 6 또는 7이고; R
1 및 R
2 는 독립적으로, 선형 또는 분지형 C
1-10 알킬기이다. 본 발명을 따르는 Ti-함유 박막 제조용 Ti 전구체는 약 150℃ 내지 200℃의 증착 온도 하에서 증착가능하며, 고성능 Ti-함유 박막을 제조할 수 있다.
Ti 전구체, 반도체-
公开(公告)号：KR100634509B1
公开(公告)日：2006-10-13
申请号：KR1020040065876
申请日：2004-08-20
Applicant: 삼성전자주식회사
IPC: H01L21/8242 , H01L27/108
Abstract: 본 발명은 5족 산화물 및 Ta 산화물을 포함하는 3차원 반도체 캐패시터 및 그 제조 방법에 관한 것이다. 반도체 기판, 상기 반도체 기판에 도전성 불순물이 도핑되어 형성된 제 1불순물 영역 및 제 2불순물 영역, 상기 제 1불순물 영역 및 제 2불순물 영역 사이에 형성된 게이트 구조체 및 상기 제 2불순물 영역과 도전성 플러그를 통하여 전기적으로 연결된 3차원 반도체 캐패시터를 포함하는 반도체 메모리 장치의 제조 방법에 있어서, 상기 3차원 구조의 캐패시터는, 5족 산화물로 제 1유전체층을 적층시키고 건식 식각에 통하여 스페이서를 형성하는 단계; 하부 전극을 형성시키는 단계; 및 상기 하부 전극 상에 Ta
2 O
5 로 제 2유전체층을 형성시키는 단계;를 포함하는 3차원 반도체 캐패시터 제조 방법을 제공한다. 이를 통하여 Ta
2 O
5 의 저온 결정화를 유도하여 고온 산화에 따른 캐패시터의 성질 악화 현상을 크게 방지하는 효과가 있다.Abstract translation: 本文提供电容器和制造电容器的方法。 可以通过形成两个或更多个电介质层和下电极来形成电容器，其中在形成下电极之前形成两个或更多个电介质层中的至少一个。
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公开(公告)号：KR1020060106113A
公开(公告)日：2006-10-12
申请号：KR1020050028544
申请日：2005-04-06
Applicant: 삼성전자주식회사
Inventor： 이정현
IPC: H01L27/115
CPC classification number: H01L45/144 , G11C11/56 , G11C11/5678 , G11C13/0004 , H01L27/2436 , H01L45/06 , H01L45/12 , H01L45/1233 , H01L45/146 , H01L45/1675
Abstract: 다치 저항체 메모리 소자와 그 제조 및 동작 방법에 관해 개시되어 있다. 여기서, 본 발명은 기판 상에 형성된 트랜지스터와 이 트랜지스터에 연결된 스토리지 노드(storage node)를 포함하는 저항체 메모리 소자에 있어서, 상기 스토리지 노드는 상기 기판에 연결된 하부전극, 상기 하부전극 상에 적층된 제1 상전이층, 상기 제1 상전이층 상에 형성된 제1 장벽층, 상기 제1 장벽층 상에 형성된 제2 상전이층 및 상기 제2 상전이층 상에 형성된 상부전극을 포함하는 것을 특징으로 하는 저항체 메모리 소자와 그 제조 및 동작 방법을 제공한다.
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公开(公告)号：KR100598410B1
公开(公告)日：2006-07-10
申请号：KR1019990015766
申请日：1999-05-01
Applicant: 삼성전자주식회사
IPC: G02B27/22
CPC classification number: G02B27/2235
Abstract: 삼차원 모니터의 하프미러 고정 프레임이 개시된다. 하프미러 고정 프레임은 하프미러가 장착되는 박스형상의 케이스, 케이스의 양측면에 대각선 방향으로 각각 장착되고, 하측 경사면에는 요철부가 형성되며, 철부는 내부로 절곡되어 하프미러의 상면을 탄력적으로 가압하는 가압부가 형성되며, 하측 경사면의 하단부에는 수직하향으로 절곡되어 하프미러의 하단면을 지지하는 제1 절곡부가 형성되며, 상단부는 케이스의 상부에 고정되며, 하단부에는 제1 장공이 형성되고, 제1 조정나사가 제1 장공을 관통하여 케이스의 하부에 체결되므로써 상, 하로 이동가능한 한 쌍의 상부 프레임, 그리고 한 쌍의 상부 프레임의 하부에 각각 장착되며, 상측 경사면에 요철부가 형성되어, 한 쌍의 상부 프레임의 요철부에 각각 결합되고, 그 철부에는 내부로 절곡되어 하프미러의 저면을 탄력적으로 지지하는 지지부가 형성되며, 상측 경사면의 상단면에는 수직상향으로 절곡되어 하프미러의 상단면을 지지하는 제2 절곡부가형성되며, 상단부는 케이스의 상부에 고정되며, 하단부에는 제2 장공이 형성되고, 제2 조정나사가 제2 장공을 관통하여 케이스의 하부에 체결되므로써 수평방향으로 이동가능한 한 쌍의 하부 프레임으로 구성된다.
삼차원 모니터, 하프미러, 고정 프레임
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