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公开(公告)号：KR1019960026419A
公开(公告)日：1996-07-22
申请号：KR1019940033903
申请日：1994-12-13
IPC: H01L21/328
Abstract: 본 발명은 SOI(Silicon On Insulator)기판에 관한 것으로서, 보다 상세하게는 선택적 박막성장법(selective epitaxialgrowth)과 직접기판접합(direct wafer bonding)을 이용하여 활성영역이 격리된 SOI기판을 제조하는 방법과 이 SOI기판을이용하여 자기정렬 바이폴라 트랜지스터를 제조하는 방법에 관한 것이다.
본 발명의 SOI 기판은 직접본딩(direct bonding)된 접합기판의 전면에 형성된 제2절연층과, 상기 제2절연층 상부에 형성되어 평탄화된 제1절연층과 활성층을 구비하고, 상기 활성층(31)은 제1절연층(23a)에 의해 격리된다.
본 발명의 자기정렬 바이폴라 트랜지스터는 소자격리된 SOI기판의 활성층을 매몰 콜렉터로 이용하여 제작된다.-
公开(公告)号：KR1019940016794A
公开(公告)日：1994-07-25
申请号：KR1019920025329
申请日：1992-12-24
Applicant: 한국전자통신연구원
IPC: H01L27/10
Abstract: 본 발명은 실리콘기판 직접접합법 기술을 이용한 디램셀 제조방법에 관한 것으로, 실리콘기판(11)상에 열산화막(12)이 형성된 핸들웨이퍼의 경면과, p
+ 실리콘상에 p
- 실리콘이 형성된 p
- /p
+ 에피웨이퍼(13)의 경면을 직접 접합하는 공정과, 웨이퍼(13)의 p
+ 실리콘을 소정깊이까지 연마한 다음, p
- 와 p
+ 의 농도차이를 이용하여 p
- 와 p
+ 의 계면까지 선택적으로 습식식각하는 공정과, 이어 p
- 실리콘의 소정 깊이까지 연마하여 SOI를 형성하는 공정 및, SOI 상에 반도체메모리소자를 공지의 공정으로 형성하는 공정을 포함하는 SOI 디램셀의 제조방법이다.-
公开(公告)号：KR1019920013697A
公开(公告)日：1992-07-29
申请号：KR1019900021820
申请日：1990-12-26
Applicant: 한국전자통신연구원
IPC: H01L27/108
Abstract: 내용 없음
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公开(公告)号：KR100243348B1
公开(公告)日：2000-02-01
申请号：KR1019970061587
申请日：1997-11-20
Applicant: 한국전자통신연구원
IPC: H01L21/336
Abstract: 본 발명은 반도체 기판상에 선택적 단결정 박막 성장 시, 단결정 박막과 산화규소막의 계면에 결정 결함(crystal defect) 및 사면(facet)이 존재하는 것을 방지할 수 있는 선택적 단결정 성장방법을 제공한다.
본 발명에 따른 선택적 단결정 박막 성장방법은 반도체 기판상에 제 1 산화규소막, 제 1 질화규소막, 제 2 산화규소막 및 제 2 질화규소막을 차례로 도포하고, 상기 형성된 규소막들을 소정의 폭으로 제거하여 반도체 기판을 노출시키는 개구를 형성하되, 상기 제 2 산화규소막을 다른 규소막 보다 큰 폭으로 제거하여 상기 개구의 측벽이 오목부를 가지도록 형성하고, 노출된 반도체 기판상에 단결정박막을 형성한 후, 이 단결정 박막의 표면에 산화규소막을 형성하고, 제 2 질화규소막을 제거하는 동시에, 노출된 단결정 박막의 측면부를 제거한 후, 그 측면을 열산화 하여 측벽 열 산화규소막을 형성한 후, 기판의 전면에 반도체 박막을 형성하고, 단결정 박막상의 산화규소막과 제 2 산화규소막상의 반도체박막을 제거하여 표면을 평탄화한다.-
公开(公告)号：KR100241353B1
公开(公告)日：2000-02-01
申请号：KR1019970055648
申请日：1997-10-28
Applicant: 한국전자통신연구원
IPC: H01L21/331
Abstract: 본 발명은 초자기 정렬(super-self-aligned) 쌍극자 트랜지스터(bipolar transistor) 제조 방법에 관한 것이다. 종래 쌍극자 트랜지스터 제조방법에서 베이스 에피 박막을 성장한 후에 측벽 산화규소막을 형성함으로써 발생되는 건식 식각으로 인한 에미터-베이스 계면 손상을 방지하기 위해, 본 발명에서는 측벽 질화규소막을 먼저 형성한 후 베이스 박막을 성장함으로써, 에미터-베이스 접합 누설 전류를 줄이고, 한편 이로 인한 고속 고주파 동작 특성의 저하를 방지할 수 있으며, 베이스-컬렉터 접합 용량을 이론적인 한계로 최소화 시킬 수 있는 고속 고주파 성능이 우수한 트랜지스터 제조 공정 방법을 제공한다.
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Patent Agency Ranking
公开(公告)号：KR1019990041056A
公开(公告)日：1999-06-15
申请号：KR1019970061587
申请日：1997-11-20
Applicant: 한국전자통신연구원
IPC: H01L21/336
Abstract: 본 발명은 반도체 기판상에 선택적 단결정 박막 성장 시, 단결정 박막과 산화규소막의 계면에 결정 결함(crystal defect) 및 사면(facet)이 존재하는 것을 방지할 수 있는 선택적 단결정 성장방법을 제공한다.
본 발명에 따른 선택적 단결정 박막 성장방법은 반도체 기판상에 제 1 산화규소막, 제 1 질화규소막, 제 2 산화규소막 및 제 2 질화규소막을 차례로 도포하고, 상기 형성된 규소막들을 소정의 폭으로 제거하여 반도체 기판을 노출시키는 개구를 형성하되, 상기 제 2 산화규소막을 다른 규소막 보다 큰 폭으로 제거하여 상기 개구의 측벽이 오목부를 가지도록 형성하고, 노출된 반도체 기판상에 단결정박막을 형성한 후, 이 단결정 박막의 표면에 산화규소막을 형성하고, 제 2 질화규소막을 제거하는 동시에, 노출된 단결정 박막의 측면부를 제거한 후, 그 측면을 열산화 하여 측벽 열 산화규소막을 형성한 후, 기판의 전면에 반도체 박막을 형성하고, 단결정 박막상의 산화규소막과 제 2 산화규소막상의 반도체박막을 제거하여 표면을 평탄화한다.-
公开(公告)号：KR100161200B1
公开(公告)日：1999-02-01
申请号：KR1019950050530
申请日：1995-12-15
IPC: H01L21/331
Abstract: 본 발명은 자기정렬(self-align) 방법에 의한 쌍극자 트랜지스터의 제조방법에 관한 것으로서, 그 특성은 바이폴러 트랜지스터의 제조방법에 있어서, 규소 기판 위에 제 1 절연막 패턴을 형성하고 제 1 전도형 불순물을 이온주입하고 열처리하여 매몰층을 형성하는 제 1 공정과, 상기 웨이퍼 상에 제 2 절연막으로 소정의 활성영역을 정의하고 제 1 전도형 불순물이 첨가된 단결정 규소 박막을 선택적으로 성장시키고 감광막을 마스크로 컬렉터 싱커 부분에 고농도로 제 1 전도형 불순물을 첨가하는 제 2 공정과, 상기 감광막을 제거하고 웨이퍼 전면에 완충용 규소 박막과 제 2 전도형 불순물이 첨가된 베이스 박막을 순차적으로 성장시킨 다음 제 1 전도형 불순물이 첨가된 에미터 박막과 제 3 절연막을 순차적으로 적층하고 감광막으로 에미터를 정의하고 절연 막과 에미터 박막을 순차적으로 건식식각한 다음 비활성 베이스영역에 제 2 전도형 불순물을 이온주입하는 제 3 공정과, 상기 감광막을 제거하고 베이스 전극부분을 감광막으로 정의하고 베이스 박막과 규소 박막을 건식식각하는 제 4 공정과, 상기 감광막을 제거하고 웨이퍼 전면에 제 4 절연막을 적층한 후 열처리하여 에미터 박막내의 불순물을 확산시켜 에미터를 형성하고 감광막으로 베이스 전극부분을 정의하는 제 5 공정과, 상기 감광막을 마스크로 하여 제 4 절연막을 건식식각하여 에미터 박막의 측면에 측면절연막을 형성함과 동시에 베이스 전극이 형성되는 부분의 절연막을 식각하여 베이스 박막을 노출시킨 후 제 2 전도형 불순물을 고농도로 이온주입하는 제 6 공정과, 상기 감광막을 제거하고 노출된 베이스 박막 상에 선택적으로 베이스 전 극용 박막을 형성시키고 제 5 절연막을 적층하는 제 7 공정과, 상기 절연막을 평탄화하여 에미터 박막 위의 제 5 절연막을 제거하여 에미터 박막 위의 제 3 절연막을 노출시키는 제 8 공정과, 상기 노출된 제 3 절연막을 식각하여 에미터 접점을 형성하는 제 9 공정과, 감광막으로 베이스와 컬렉터 접점을 정의하고 절연막을 식각하여 접점을 형성하는 제 10 공정 및 상기 감광막을 제거하고 금속 전극을 형성하는 제 1 공정을 포함하는 데에 있으므로, 본 발명은 규소 게르마늄을 베이스로 사용하여 에미터(Emitter)와 베이스의 에너지 띠의 차이(energy bandgap)에 의해 전위장벽이 형성되어 에미터에서 베이스로의 반송자(carrier)의 주입은 증가되는 반면 베이스에서 에미터로의 반송자의 주입은 차단되어 결과적으로 전류이득이 증가되는 데에 그 효과가 있다.
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公开(公告)号：KR100161197B1
公开(公告)日：1999-02-01
申请号：KR1019950055092
申请日：1995-12-23
IPC: H01L21/328
Abstract: 본 발명은 베이스 전극을 선택적 금속 실리사이드 단결정 성장하여 저저항의 베이스 전극을 형성하고 에미터와 베이스가 자기 정렬되게 함으로써 베이스 기생저항을 크게 감소키킨 바이폴러 트랜지스터 제조방법에 관한 것으로서, 그 특징은 자기정렬 바이폴러 트랜지스터의 제조공정에 있어서, 실리콘 기판에 고농도의 불순물을 이온주입하여 서브렉터를 형성시키는 제 1 과정과, 컬렉터를 다결정 성장시키는 제 2 과정과, 소자격리를 위한 산화막을 형성시키는 제 3 과정과, 고농도의 불순물을 이온주입하여 컬렉터 싱커를 형성시키는 제 4 과정과, 베이스 박막을 형성시키는 제 5 과정과, 산화막과 질화막과 산화막을 도포하는 제 6 과정과, 산화막과 질화막과 산화막을 식각하는 제 7 과정과, 비활성 베이스 영역을 고농도의 붕소로 도핑함으로써 금속 실리사이드과의 오옴 저항을 작게 하는 제 8 과정과, 금속 실리사이드 박막을 선택적으로 단결정 성장시키는 제 9 과정과, 실리콘을 상기 금속 실리사이드 박막 위에 연속하여 단결정 성장시키는 제 10 과정과, 산화막을 식각하여 제거하고 단결정 성장된 실리콘을 저온에서 열산화하여 산화막을 형성시키는 제 11 과정과, 산화막을 도포하고 다시 식각하여 측벽막을 형성하는 제 12 과정과, 질화막과 산화막을 차례로 식각하여 측벽막을 완성하는 제 13 과정과, 에미터 전극인 다결정 실리콘을 도포하고 불순물을 첨가하는 제 14 과정과, 식각하여 에미터를 형성하는 제 15 과정과, 절역막을 전면에 도포하고 에미터 접합을 형성하기 위한 열처리를 행하는 제 16 과정과, 절연막을 식각하여 금속접촉 부분을 정의하는 제 17 과정 및 금속을 증착하고 식각하여 소 자를 완성하는 제 18 과정을 포함하는 데에 있으므로, 본 발명은 비활성 베이스로 금속 실리사이드 박막을 사용하기 때문에 소자의 기생 베이스 저항이 작으며, 에미터와 베이스를 자기정렬시킴으로써 재현성이 높고 소자의 크기를 줄여 집적도를 높일 수 있고, 비활성 베이스로 금속 실리사이드 박막을 단결정으로 성장시키기 때문에 금속 실리사이드(metal salicide) 형성공정에 의해 제조된 것보다 실리콘과 금속 실리사이드 계면의 고온반응에 의해 발생하는 계면 모양이 보다 더 평평하므로 계면 누설 전류가 작아지고, 계면의 면적이 작아지므로 베이스-걸렉터 접합용량도 또한 감소하게 되는 등 소자의 고주파 응답 특성이 우수하다는 데에 그 효과가 있다.
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公开(公告)号：KR100162750B1
公开(公告)日：1998-12-01
申请号：KR1019940032830
申请日：1994-12-05
IPC: H01L29/73
Abstract: 본 발명은 콜렉터의 기생저항을 감소시키고 초고주파 응답 특성이 매우 우수한 쌍극자 트랜지스터의 구조를 제공하기 위한 것으로, 금속성 박막으로 콜렉터 매몰층(13)을 형성하고, 상기 콜렉터 매몰층(13)과 전기적으로 연결되는 오믹 접촉층(15)을 형성한 후, 절연막(14)을 도포한 다음, 상기 오믹 접촉층(15)에 선택적으로 실리콘을 성장시켜 쌍극자 트랜지스터의 콜렉터를 제조한다.
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公开(公告)号：KR100149435B1
公开(公告)日：1998-10-01
申请号：KR1019940031734
申请日：1994-11-29
Abstract: 본 발명은 쌍극자 트랜지스터를 제조함에 있어서, 소자격리를 하는 방법에 관한 것으로, n
+ 매몰층(6)이 선택적으로 일 부분만 형성된 p
- 규소기판(5)상에 n
- 규소막(7), 규소게르마늄막(8), 산화막(9), 질화막(10) 및 다결정 규소막(11)을 연속적으로 도포하되, 저온의 화학기상증착법에 의해 에피층으로 성장시킨다. 그리고, 트렌치 패턴을 형성하여 기둥형상 구조물(12)을 형성하고, 컬렉터 패턴에 의해 트렌치 패턴 사이에 상기 n
+ 매몰층(6)이 드러나도록 패턴을 형성하고, 산화막(13)을 도포하여 트렌치 패턴 및 컬렉터 패턴을 매몰하고 다결정규소막(11)을 연마 중지막으로 사용하여 산화막(13)을 평탄화 시키며, 다시 산화막(14)을 도포한 후 활성 마스크를 이용하여 산화막(14), 질화막(10), 산화막(9)을 제거하여 규소게르마늄막(8)을 노출시키는 공정을 수행하여 소자격리를 하도록 함에 특징이 있다.
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