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公开(公告)号：KR101801199B1
公开(公告)日：2017-11-24
申请号：KR1020110073670
申请日：2011-07-25
Applicant: 한국전자통신연구원
CPC classification number: H03K4/501
Abstract: 본발명에따른삼각파발생장치는클럭단자를통해입력되는클럭신호의제 1 천이에응답하여출력단자를통해로우레벨에서하이레벨로상승하는제 1 신호를출력하고, 리셋단자를통해입력되는리셋신호에응답하여상기제 1 신호를하이레벨에서로우레벨로천이시켜상기출력단자를통해구형파신호를출력하는구형파신호발생부, 상기출력단자의신호를입력받고, 입력된신호의전압레벨을조절하는저항부, 및상기저항부의출력신호를입력받고, 로우레벨에서하이레벨로소정의기울기를갖고상승하는제 2 신호를발생하고, 상기제 2 신호로부터발생된상기리셋신호를상기구형파신호발생부로제공하고, 상기제 2 신호를하이레벨에서로우레벨로소정의기울기를갖고하강시켜삼각파신호를출력하는커패시터부를포함한다.
Abstract translation: 根据本发明的三角波发生器响应于通过时钟端输入的时钟信号的第一转变，输出通过输出端从低电平升高到高电平的第一信号， 一种方波信号发生器，用于响应于来自输出端的信号通过将第一信号从高电平移位到低电平而通过输出端产生方波信号， 并且电阻单元的输出信号产生以预定斜率从低电平升高到高电平的第二信号，并且将从第二信号产生的复位信号提供给方波信号发生器 ，用于以预定斜率将第二信号从高电平降低到低电平以输出三角波信号的电容器 Lt。
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公开(公告)号：KR1020150095087A
公开(公告)日：2015-08-20
申请号：KR1020140016172
申请日：2014-02-12
Applicant: 한국전자통신연구원
IPC: H04L27/20
CPC classification number: H04L25/0272 , H03C5/00 , H03C2200/0058 , H04L25/49 , H04L27/2071
Abstract: 송신 장치에 관한 기술이 개시된다. 차동 신호 생성 방법은 포락선 신호(envelop)에 소정의 오프셋(offset)을 부가하여 0을 기준으로 포락선 신호와 동일한 크기를 가지는 제1 신호를 생성하는 단계, 제1 신호를 소정의 비율로 스케일링(scaling)하여 제2 신호를 생성하는 단계, 제2 신호를 부호 변환하여 제2 신호가 반전된 제3 신호를 생성하는 단계 및 제2 신호와 제3 신호를 이용하여 차동 신호(differential signal)를 형성하는 단계를 포함한다.
Abstract translation: 公开了与发送装置有关的技术。 一种用于产生差分信号的方法包括以下步骤：通过偏移包络信号，产生具有与包络信号的大小相同大小的第一信号，参考0作为参考值; 通过以预定比例缩放第一信号来产生第二信号; 通过转换第二信号产生作为反转的第二信号的第三信号; 以及通过使用第二信号和第三信号产生差分信号。
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公开(公告)号：KR101419804B1
公开(公告)日：2014-07-17
申请号：KR1020100089624
申请日：2010-09-13
Applicant: 한국전자통신연구원
IPC: H03M1/38
Abstract: 본 발명은 저전력을 소비하면서 빠른 동작 특성을 보장하는 ADC 장치를 제공한다. 본 발명의 실시 예에 따른 아날로그 디지털 변환 장치는 제 1 및 제 2 기준 전압들을 이용하여 아날로그 신호를 제 1 디지털 신호로 변환하는 서브 아날로그 디지털 변환기; 및 복수의 비트 열들을 포함하고, 제 1 및 제 2 기준 전압들을 이용해 아날로그 신호를 제 2 디지털 신호로 변환하는 순차 접근 아날로그 디지털 변환기(Successive Approximation ADC)를 포함한다. 이때, 순차 접근 아날로그 디지털 변환기는 제 1 디지털 신호를 수신하고, 제 1 디지털 신호에 기반하여 복수의 비트 열들에 제 1 및 제 2 기준 전압들 중 하나를 인가한 상태에서, 제 2 디지털 신호를 변환하도록 구성된다.
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公开(公告)号：KR1020140073144A
公开(公告)日：2014-06-16
申请号：KR1020120140935
申请日：2012-12-06
Applicant: 한국전자통신연구원
Abstract: A bandgap reference voltage generator is disclosed. The bandgap reference voltage generator includes a current source part which provides a first, a second, and a third current, a first current correction part which generates a first node voltage corresponding to the first current provided and corrects current change according to PVT change, a second current correction part which generates a second node voltage corresponding to the second current provide, generates a forth current and a fifth current which have opposite change properties according to the change of absolute temperature, and corrects current change according to the PVT change, a first and a second input transistor which receives the first and the second node voltage by each gate input, amplification part which outputs a voltage for driving the current source part corresponding to the first and the second node part, a voltage providing part which provides a body voltage with regard to one of the first and the second input transistor corresponding to the variation of the forth and the fifth current, and an output part which outputs a reference voltage corresponding to the third current provided.
Abstract translation: 公开了一种带隙参考电压发生器。 带隙参考电压发生器包括提供第一，第二和第三电流的电流源部分，第一电流校正部分，其产生对应于所提供的第一电流的第一节点电压，并根据PVT变化校正电流变化; 产生与第二电流相对应的第二节点电压的第二电流校正部分产生根据绝对温度变化具有相反变化特性的第四电流和第五电流，并根据PVT变化校正电流变化，第一电流校正部分 以及第二输入晶体管，其通过每个栅极输入接收第一和第二节点电压;放大部，其输出用于驱动对应于第一和第二节点部分的电流源部分的电压;电压提供部，其提供体电压 对于与该变化相对应的第一和第二输入晶体管中的一个 r和第五电流，以及输出与所提供的第三电流对应的基准电压的输出部。
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公开(公告)号：KR1020140011135A
公开(公告)日：2014-01-28
申请号：KR1020120077916
申请日：2012-07-17
Applicant: 한국전자통신연구원
IPC: H03M3/02
Abstract: A continuous time delta sigma modulator, if receiving an enable signal for expressing an offset calibration mode, generates a first signal by using a first and a second pulse signal and a proprietary operating frequency; generates a first and as second output bit by performing a counting operation in accordance with a counting method determined according the pulse signals of a first and a second comparator; supplies a voltage matched with the first output bit to a body of a first transistor of a primary integrator; and supplies a voltage matched with the second output bit to a body of a second transistor of the primary integrator. [Reference numerals] (950) Counter
Abstract translation: 如果接收到用于表示偏移校准模式的使能信号，则连续时间ΔΣ调制器通过使用第一和第二脉冲信号和专有操作频率来产生第一信号; 通过根据根据第一和第二比较器的脉冲信号确定的计数方法执行计数操作来产生第一和第二输出位; 将与第一输出位匹配的电压提供给主积分器的第一晶体管的主体; 并且将与第二输出位匹配的电压提供给主积分器的第二晶体管的主体。 （附图标记）（950）计数器
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Patent Agency Ranking
公开(公告)号：KR1020130032154A
公开(公告)日：2013-04-01
申请号：KR1020110095886
申请日：2011-09-22
Applicant: 한국전자통신연구원
IPC: H03M1/12
Abstract: PURPOSE: An AD converter and a power saving method thereof are provided to reduce the power electricity through an operation control of a preprocess amplifier. CONSTITUTION: An AD converter(100) comprises a clock signal generator(110), a power controller(120), a preprocess amplifier(130), a digital signal processor(140), and a counter(150). The preprocess amplifier compares a comparison result between a standardized analog input signal and a reference signal, responses to a power control signal and controls a power supply operation. The digital signal processor generates a digital signal based on the comparison result. The power controller generates an amplifier operation clock signal in order to control an operation of the preprocess amplifier. The counter counts the number of drop edges of the amplifier operation clock signal and detects a power electricity blockage point according to the counted number of drop edge. [Reference numerals] (110) Clock signal generator; (120) Power controller; (130) Preprocess amplifier; (140) Digital signal processor; (141) Asynchronous clock generator; (142) Asynchronous latch unit; (150) Counter; (AA) Sampled analog signal(SIG); (BB) Reference signal(REF); (CC) Digital signal(Do);
Abstract translation: 目的：提供AD转换器及其省电方法，以通过预处理放大器的操作控制来减少功率电力。 构成：AD转换器（100）包括时钟信号发生器（110），功率控制器（120），预处理放大器（130），数字信号处理器（140）和计数器（150）。 预处理放大器比较标准化模拟输入信号和参考信号之间的比较结果，对功率控制信号的响应并控制电源操作。 数字信号处理器根据比较结果生成数字信号。 功率控制器产生放大器操作时钟信号，以便控制预处理放大器的操作。 计数器对放大器工作时钟信号的下降沿数进行计数，并根据计数的下降沿检测电力阻塞点。 （附图标记）（110）时钟信号发生器; （120）电源控制器; （130）预处理放大器; （140）数字信号处理器; （141）异步时钟发生器; （142）异步锁存单元; （150）柜台; （AA）采样模拟信号（SIG）; （BB）参考信号（REF）; （CC）数字信号（Do）;
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公开(公告)号：KR101201893B1
公开(公告)日：2012-11-16
申请号：KR1020080131613
申请日：2008-12-22
Applicant: 한국전자통신연구원
CPC classification number: H03F3/45475 , H03F3/45968 , H03F2203/45212
Abstract: 본 발명은 고속 다단 전압 비교기에 관한 것으로, 본 발명에 따른 다단 전압 비교기는 옵셋 제거 스위치에 의해 각 전단 증폭기의 출력에서 옵셋을 제거할 수 있도록 구성되어 있으며, 아울러 리셋 스위치에 의해 각 전단 증폭기의 출력을 리셋시켜 출력 회복 시간을 감소시킬 수 있도록 구성되어 있다. 따라서, 본 발명에 따른 다단 전압 비교기는 높은 정확도를 가지면서 고속 동작이 가능하므로, 아날로그-디지털 변환기, 특히 고속 SAR ADC에 유용하게 적용이 가능하다.
고속, 다단, 비교기, 옵셋, 출력 회복 시간, 전단 증폭기, SAR ADC-
公开(公告)号：KR1020120118672A
公开(公告)日：2012-10-29
申请号：KR1020110036187
申请日：2011-04-19
Applicant: 한국전자통신연구원
IPC: H02P6/10
Abstract: PURPOSE: A motor control apparatus and a control method thereof are provided to reduce the operation quantity of a digital processor and to reduce the torque ripple of an electric motor. CONSTITUTION: A preprocessing unit(200) calculates counter-electromotive force from a three phase current signal or a three phase voltage signal. A control unit(300) drives the electric motor with reference to the counter-electromotive force. An offset compensating unit receives the current signal. The offset compensating unit compensates the offset of the received current signal. [Reference numerals] (100) Motor; (200) Preprocessing unit; (300) Control unit; (AA) Three-phase electric current signal; (BB) Three-phase voltage signal; (CC) Three-phase reverse electromotive force; (DD) Three-phase driving current; (EE) Motor control unit
Abstract translation: 目的：提供电动机控制装置及其控制方法，以减少数字处理器的操作量并减小电动机的转矩波动。 构成：预处理单元（200）从三相电流信号或三相电压信号计算反电动势。 控制单元（300）参照反电动势来驱动电动机。 偏移补偿单元接收电流信号。 偏移补偿单元补偿接收的电流信号的偏移。 （附图标记）（100）电机; （200）预处理单元; （300）控制单元; （AA）三相电流信号; （BB）三相电压信号; （CC）三相反向电动势; （DD）三相驱动电流; （EE）电机控制单元
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公开(公告)号：KR1020120064505A
公开(公告)日：2012-06-19
申请号：KR1020100125775
申请日：2010-12-09
Applicant: 한국전자통신연구원
CPC classification number: H03M1/069 , H03M1/168 , H03M1/12 , H03M13/6502
Abstract: PURPOSE: A pipelined ADC(Analog To Digital Converter) is provided to simply perform a logical correction operation by performing a binary shift when data errors are corrected. CONSTITUTION: A conversion stage circuit(1100) includes a plurality of conversion stages(1110-11K0) which is serially connected. The conversion stage converts inputted voltages into B bits of digital codes. The conversion stage outputs residual voltages to a rear end. A digital correction circuit(1200) performs a shift operation and a logic correcting operation by adding a predetermined value to digital codes outputted from the conversion stage circuit. A clock signal generator(1300) generates clock signals necessary for a conversion operation by receiving clock voltages. A reference voltage buffer(1400) generates reference voltages necessary for the conversion operation.
Abstract translation: 目的：提供流水线ADC（模拟到数字转换器），以便在纠正数据错误时执行二进制移位来简单执行逻辑校正操作。 构成：转换级电路（1100）包括串联连接的多个转换级（1110-11K0）。 转换级将输入的电压转换成B位的数字代码。 转换级将剩余电压输出到后端。 数字校正电路（1200）通过向从转换级电路输出的数字代码添加预定值来执行移位操作和逻辑校正操作。 时钟信号发生器（1300）通过接收时钟电压产生转换操作所需的时钟信号。 参考电压缓冲器（1400）产生转换操作所需的参考电压。
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公开(公告)号：KR101059460B1
公开(公告)日：2011-08-25
申请号：KR1020080097842
申请日：2008-10-06
Applicant: 한국전자통신연구원
CPC classification number: H03M1/162
Abstract: 본 발명은 알고리즘 아날로그-디지털 변환기(Analog-to-Digital Converter : ADC)에 관한 것으로, 본 발명에 따른 알고리즘 ADC는, 전처리 증폭기가 공유되는 구조로 플래시 ADC를 구성함으로써 플래시 ADC에 사용되는 전처리 증폭기의 갯수를 줄여 칩 면적을 감소시킬 수 있는 것을 특징으로 한다. 또한, 요구되는 해상도에 따라 MDAC에 포함된 연산 증폭기의 대역폭을 동적으로 줄여나감으로써 전력 소모를 최소화할 수 있는 것을 특징으로 한다.
알고리즘 ADC, 동적 가변 대역폭 증폭기, 바이어스, 플래시 ADC, MDACAbstract translation: 本发明涉及一种模数转换器（ADC），并且根据本发明的算法ADC包括预处理放大器 通过减少芯片数量可以减小芯片面积。 此外，包含在MDAC中的运算放大器的带宽根据所需的分辨率动态地降低，由此使功耗最小化。
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