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公开(公告)号：KR1019990011491A
公开(公告)日：1999-02-18
申请号：KR1019970034596
申请日：1997-07-23
Applicant: 한국전자통신연구원
IPC: G06F7/00
Abstract: 1. 청구 범위에 기재된 발명이 속한 기술분야
본 발명은 소비전력 감소를 위한 데이터 할당 방법에 관한 것임.
2. 발명이 해결하려고 하는 기술적 과제
본 발명은, 대규모직접회로(VLSI)의 레지스터에 데이터를 할당하는 기술을 구현할 때 매 클럭마다 레지스터의 데이터가 변화하는 것을 줄임으로써 전력 소모를 줄이고, 역방향 연결선을 없애 설계 면적을 줄일 수 있는 데이터 할당 방법을 제공하고자 함.
3. 발명의 해결방법의 요지
본 발명은, 입력 레지스터의 갯수를 선택할 수 있으므로 효율적인 데이터 할당이 가능하고, 레지스터에 저장되는 데이터 값 변화(클럭의 스위칭)를 줄임으로써 전력 소모를 최소화하며, 순방향만으로 연산이 진행되기 때문에 역방향 연결선을 사용할 필요가 없고, 동일 집단내의 레지스터로만 데이터를 이동시키기 때문에 연결선의 복잡도를 줄일 수 있다.
4. 발명의 중요한 용도
본 발명은 레지스터에 데이터를 할당하는데 이용됨.-
公开(公告)号：KR100150279B1
公开(公告)日：1998-11-02
申请号：KR1019950051479
申请日：1995-12-18
Applicant: 한국전자통신연구원
IPC: H04B1/7085 , H04B1/709
CPC classification number: H04B1/7085 , Y10S331/02
Abstract: 본 발명은 코드확산통신시스템의 수신기에서의 코드 추적기에 관한 것이다. 종래의 DDL 코드 추적기는 고정된 코드 시간을 사용함으로써 근접 다중경로가 자주 발생하는 도심 환경이나 이동체의 빠른 속도로 인한 경로의 변화율이 큰 경우, 효율적인 코드 추적을 행하지 못하는 단점이 있다. 또한 기존의 DDL의 경우 사용하는 코드의 지연 시간에 따라서, 코드 오류에 의한 루프 에너지 검출 영역의 선형 구간이 제한되어 있는 문제점이 있었다. 이를 해결하기 위해 본 발명은 여러개의 코드시간을 사용하여 추적루프의 에너지 검출 영역의 선형 구간을 확대하기 위한 DDLL(Double Delay-Locked Loop) 코드 추적기를 제공하고, 또한, 끊임없이 변화하는 수신 환경의 변화에 따라서 앞선 시간 코드와 지연 시간 코드의 차이를 가변적으로 사용하여, 수신 경로의 변화율이 큰 경우에도 효율적인 코드 추적을 수행할 수 있는 가변 시구간 코드 추적기(Variable Delay-Locked Loop code tracking loop)를 제공한 것이다. 따라서, 본 발명은 코드 추적기의 성능 개선은 코드확산 무선 통신 시스템의 수신기 성능 향상시키고, 또한 수신기의 구조를 간단하게 할 수가 있는 것이다.
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公开(公告)号：KR1019980043601A
公开(公告)日：1998-09-05
申请号：KR1019960061528
申请日：1996-12-04
Applicant: 한국전자통신연구원
IPC: H03K23/00
Abstract: 본 발명은 디지털 회로로 구성된 2.5 분주장치에 관한 것이다. 그 목적은 카운터 및 간단한 디지털 논리소자를 사용하여 2.5 분주장치를 집적회로 내에 구현하는데에 있다. 그 구성은 클럭을 입력받아 카운팅을 수행하는 카운팅수단과, 파워-온 리셋을 입력받고 나서 클럭에 동기시켜 카운팅 수단을 리셋하거나 카운팅 수단이 소정의 조건을 만족하면서 카운팅 수단을 리셋하는 리셋수단과, 카운팅 수단의 출력을 사용하여 원하는 클럭 라이징인 제1클럭을 생산하는 제1클럭생성 수단과, 제1클럭을 입력클럭의 1/4 주기만큼 지연시켜 제2클럭을 생성하는 제2클럭생성 수단 및 제1클럭과 제2클럭을 입력받아 2.5분주된 클럭을 출력하는 출력수단으로 되어 있다.
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公开(公告)号：KR1019980043600A
公开(公告)日：1998-09-05
申请号：KR1019960061527
申请日：1996-12-04
Applicant: 한국전자통신연구원
IPC: G06F13/16
Abstract: 본 발명은 시리얼 EEPROM 콘트롤러에 관한 것으로, 특히, CPU가 일반적인 DRAM 또는 SRAM으로 구성된 버퍼 메모리 만을 억세스하게 함으로써 시리얼 EEPROM의 데이터를 신속하게 읽고 쓸 수 있도록 하는 EEPROM 콘트롤러에 관한 것이다. 본 발명의 시리얼 EEPROM 콘트롤러(100)는, 시스템의 파워 부팅이 이루어진 이후에 CPU(20)가 시리얼 EEPROM(10)을 직접 억세스하는 대신에, 데이터 메모리(40) 상에 할당된 버퍼 메모리 영역(45)를 억세스하여 EEPROM 데이터를 읽고 쓸 수 있도록, 시스템의 전원 부팅시 EEPROM 데이터를 순차적으로 읽어 데이터 메모리(40) 상에 할당된 버퍼 메모리(45)에 다운로딩시키는 한편, 시리얼 EEPROM 데이터의 이동시 또는 데이터의 갱신 중에는 홀드(HOLD) 신호를 CPU(20)에 송출하여 CPU(20)가 EEPROM 데이터를 억세스하는 것을 방지하도록 구성된다. 본 발명의 EEPROM 콘트롤러를 시스템에 채용하게 되면, 종래기술과 같이 복잡한 방식으로 EEPROM을 구동하는 대신에, 일반적인 데이터 메모리와 마찬가지로 CPU 버스를 통해 직접 EEPROM 데이터를 읽고 쓸 수 있기 때문에, CPU 프로그램의 효율성을 증대시킬 수 있다. 또한, 시스템의 전원 부팅시 한번만 EEPROM 콘트롤러를 사용하여 EEPROM 데이터를 버퍼 메모리에 다운로딩시켜 놓으면, 그 이후에는 CPU가 EEPROM 데이터를 읽어들일 때마다 긴 시간을 소요하면서 EEPROM을 직접 억세스하는 대신에, 억세스 시간이 짧은 버퍼 메모리의 데이터를 바로 읽어 들이기 때문에, 데이터를 읽어들이는데 걸리는 시간을 대폭적으로 단축시킬 수 있다.
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Patent Agency Ranking
公开(公告)号：KR1019960020187A
公开(公告)日：1996-06-17
申请号：KR1019940030896
申请日：1994-11-23
Applicant: 한국전자통신연구원
IPC: H04L23/02
Abstract: 본 발명은 메모리(RAM) 소자를 사용하는 아다마르(Hadamard) 변환기에 관한 것이다.
본 발명은 샘플 데이타 클럭을 받아 가감산 블럭과 메모리 소자 번지 발생기에 입력되는 신호를 출력하는 계수기(Counter) ; 메모리 소자에서 데이타를 읽고 가감산의 동작을 행한 다음 결과를 메모리 소자에 쓰는 가감산 블럭; 입력 또는 상기 가감산 블럭내의 감산기의 출력을 저장하기 위한 하나의 메모리 소자; 상기 메모리 소자의 읽기와 저장하기 위한 하나의 메모리 소자; 상기 메모리 소자의 읽기와 쓰기에 필요한 번지를 발생시켜서 상기 메모리 소자에 제공하는 메모리 소자 번지 발생기; 및 아다마르 함수열의 매 주기마다 마지막 단의 상기 가감산 블럭의 출력의 값을 비교하여 최대 유사(maximum likelihood) 아다마르 함수열을 검출하는 기능을 수행하는 비교기(5)로 구성되는 것을 특징으로 하며, 본 발명에 의해 아다마르 변환기를 IC로 구현한 경우 구조가 간단하여 칩면적과 소비전력을 줄일 수 있으며, 또한 하나의 집적도가 높은 메모리 셀을 사용하여 동시에 여러개의 아다마르 변환기를 효율적으로 구현할 수 있는 효과가 있다.-
公开(公告)号：KR100950463B1
公开(公告)日：2010-03-31
申请号：KR1020080065069
申请日：2008-07-04
Applicant: 한국전자통신연구원 , (주)하이비젼시스템
Abstract: 모터에 의해서 움직이는 카메라로부터 입력된 영상 신호에 응답해서 영상 추적을 수행하는 영상 추적 칩 개발 장치는, 상기 카메라로부터의 상기 영상 신호를 입력받아 움직임 영상을 검출하고, 검출된 움직임 영상의 좌표 정보를 출력하는 프로세서 모듈과, 상기 프로세서 모듈로부터 출력되는 좌표 정보에 응답해서 상기 모터를 구동하는 컨트롤러, 그리고 상기 카메라로부터 출력되는 영상 신호 및 상기 프로세서 모듈로부터의 상기 좌표 정보를 디스플레이하는 퍼스널 컴퓨터를 포함한다.
NTSC/PAL 카메라, 영상 추적, SoC, FPGA-
公开(公告)号：KR100907254B1
公开(公告)日：2009-07-10
申请号：KR1020070087345
申请日：2007-08-30
Applicant: 한국전자통신연구원 , 한양대학교 산학협력단
Abstract: 본 발명에 따른 IEEE 1149.1 규격의 TAP 제어기로부터 생성되는 래퍼 제어 신호(WSC)에 따라 테스트되는 시스템-온-칩은, 하나 이상의 코어 구동 클록을 제공하는 코어 클록 생성 회로; 상기 래퍼 제어 신호(WSC)와 상기 코어 구동 클록에 응답하여 테스트 동작을 수행하기 위한 입력 경계 레지스터, 출력 경계 레지스터 및 스캔 체인을 갖는 IEEE 1500 규격의 하나 이상의 IP 코어를 포함하되, 내부 지연고장 테스트 동작시, 상기 IP 코어는 상기 래퍼 제어 신호(WSC)와 상기 코어 구동 클록에 응답하여 입력 경계 레지스터와 상기 스캔 체인과 출력 경계 레지스터들이 직렬로 연결되도록 제어하고, 상기 스캔 체인으로는 클록 게이팅 방식으로 생성된 앳-스피드 테스트 클록을 제공하는 래퍼 제어 블록을 포함한다.
상술한 구성을 통하여 본 발명의 시스템 온 칩은 IEEE 1149.1 TAP 제어기를 통해서 각 IP 코어들의 내부 지연고장 테스트를 효율적으로 수행할 수 있어 저비용 및 고효율의 시스템 온 칩을 구현할 수 있다.
IEEE 1149.1, TAP 제어기, IEEE P1500, 내부 지연 고장 테스트, At-speed test-
公开(公告)号：KR1020090056790A
公开(公告)日：2009-06-03
申请号：KR1020080066007
申请日：2008-07-08
Applicant: 한국전자통신연구원 , 주식회사 씬멀티미디어
CPC classification number: H04N19/13 , H04N19/174 , H04N19/176 , H04N19/423
Abstract: A system for decoding a VLC(Variable Length Code) and a decoding method thereof are provided to reduce gate count and reduce power consumption by uploading and using only the table information needed for a received frame. A CPU(100) receives a group picture and extracts a plurality of frames from the received group picture. A VLC decoder(200) decodes the frames received from the CPU. The VLC decoder stores table information, which is loaded from the CPU and is needed for decoding the frame, to an SRAM(210). The CPU included a picture layer(110) and a table manager(120). The picture layer decodes the group picture into a plurality of frames. The table manager receives the frame to be decoded and loads the table information to the SRAM.
Abstract translation: 提供用于对VLC（可变长度码）进行解码的系统及其解码方法，以通过仅上载和仅使用所接收的帧所需的表信息来减少门数并降低功耗。 CPU（100）接收组图像并从接收到的组图像中提取多个帧。 VLC解码器（200）解码从CPU接收的帧。 VLC解码器存储从CPU加载并且用于将帧解码所需的表信息到SRAM（210）。 CPU包括图像层（110）和表管理器（120）。 图像层将组图像解码为多个帧。 表管理器接收要解码的帧，并将表信息加载到SRAM。
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公开(公告)号：KR1020090054168A
公开(公告)日：2009-05-29
申请号：KR1020070120899
申请日：2007-11-26
Applicant: 한국전자통신연구원
CPC classification number: H04B1/16 , H03G3/3068 , H04B1/10 , H04L27/2647
Abstract: 본 발명에 따른 다중대역을 사용하는 통신 시스템의 자동 이득 제어 방법은, 수신 심볼들에 대한 신호 전력을 검출하는 단계; 상기 신호 전력의 검출에 응답하여 상기 수신 심볼들에 대한 개략 이득을 조정하는 제 1 자동 이득 제어 동작을 수행하는 단계; 그리고 상기 수신 심볼들이 전송되는 다중 대역들 각각에 대한 미세 이득을 조정하는 제 2 자동 이득 제어 동작을 수행하는 단계를 포함한다.
상술한 자동 이득의 조정에 따르면, 짧은 프리앰블을 갖는 초광대역(UWB) 무선 통신 특히, 다중대역 직교 주파수 분할 다중화 시스템의 수신기에서 미세 심볼 타이밍 동기, 주파수 옵셋 추정과 같은 동작들을 위한 시간을 확보할 수 있다.
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