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    Procédé de calcul convolutif intra-mémoire et dispositif correspondant
    51.
    发明专利
    Procédé de calcul convolutif intra-mémoire et dispositif correspondant 未知

    公开(公告)号：FR3113327A1

    公开(公告)日：2022-02-11

    申请号：FR2008286

    申请日：2020-08-05

    Applicant: ST MICROELECTRONICS ROUSSET ,  ST MICROELECTRONICS SRL

    Inventor： LA ROSA FRANCESCO ,  CONTE ANTONINO

    IPC: G06F17/16 ,  G06N3/04

    Abstract: Le procédé de calcul convolutif (CNVL) comprend le fait de programmer des transistors à grille flottante (FGT) appartenant à des cellules mémoire non volatile (NVM) pour les mettre à des tensions de seuil multiniveaux (MLTLVL) selon des facteurs de pondération (W11-Wnm) d’un opérateur matriciel convolutif (MTXOP). Le calcul comprend le fait d’exécuter une séquence de multiplication et accumulation (MACi) pendant une opération de lecture (SNS) de cellules mémoire (NVMij), le temps (T) écoulé pour que chaque cellule mémoire devienne conductrice en réponse à un signal de commande en rampe de tension (VRMP) fournissant la valeur de chaque produit de valeurs d’entrée (A1…An) par un facteur de pondération respectif (Wi1…Win), les valeurs des produits étant accumulées avec des valeurs de sortie correspondantes (Bi). Figure pour l’abrégé : Fig 3

    Procédé de calcul convolutif intra-mémoire et circuit intégré correspondant
    52.
    发明专利
    Procédé de calcul convolutif intra-mémoire et circuit intégré correspondant 未知

    公开(公告)号：FR3113326A1

    公开(公告)日：2022-02-11

    申请号：FR2008327

    申请日：2020-08-06

    Applicant: ST MICROELECTRONICS ROUSSET ,  ST MICROELECTRONICS SRL

    Inventor： CONTE ANTONINO ,  LA ROSA FRANCESCO

    IPC: G06F17/16 ,  G06N3/04

    Abstract: Le circuit intégré pour le calcul convolutif (CNVL) comprend une matrice (ARR) de points mémoires non volatils (MPTij) comprenant chacun une cellule mémoire résistive à changement de phase (PCMij) couplée à une ligne de bit (BLj), et un transistor bipolaire de sélection (BJTij) couplé en série à la cellule et ayant une borne de base reliée à une ligne de mot (WLi), un circuit convertisseur d’entrée (INCVRT) configuré pour recevoir et convertir des valeurs d’entrée (A1-A4) en signaux de tension (V1-V4) et pour appliquer successivement les signaux de tension (V1-V4) sur des lignes de bit sélectionnées (BL1-BL4) sur des intervalles de temps respectifs (t1-t4), et un circuit convertisseur de sortie (OUTCVRT) configuré pour intégrer sur les intervalles de temps successifs (t1-t4) les courants de lecture (IWL) résultant des signaux de tension (V1-V4) qui polarisent les cellules mémoires résistives à changement de phase respectives (PCMij) et circulant dans des lignes de mots sélectionnées, et pour convertir les courants de lecture intégrés (IWL) en valeurs de sortie (Bi). Figure de l’abrégé : Fig 4

    55.
    发明专利
    未知

    公开(公告)号：ITUB20155867A1

    公开(公告)日：2017-05-24

    申请号：ITUB20155867

    申请日：2015-11-24

    Applicant: ST MICROELECTRONICS SRL ,  ST MICROELECTRONICS ROUSSET

    Inventor： CONTE ANTONINO ,  LA ROSA FRANCESCO

    IPC: H03F3/45

    Abstract: A sense-amplifier circuit (10) of a non-volatile memory device (1), provided with: a biasing stage (11), which biases a bitline (BL) of a memory array (2) for pre-charging it during a pre-charging step of a reading operation of a datum stored in a memory cell (3); a current-to-voltage converter stage (12), with differential configuration and a first circuit branch (12a) and a second circuit branch (12b), which receive on a respective comparison input (IN a , IN b ), during a reading step of the datum subsequent to the pre-charging step, a cell current (I cell ) and a reference current (I ref ), each having a respective amplification module (22a, 22b), which generates a respective amplified voltage (V a , V b ), an output voltage (V out ) being a function of the difference between the amplified voltages (V a , V b ) and indicative of the value of the datum. A capacitive compensation module (26) detects and stores an offset between the first and second circuit branches during the pre-charging step, and compensates this offset in the output voltage (V out ) during the reading step of the datum.

    MEMOIRE NON VOLATILE COMPRENANT DES MINI CAISSONS A POTENTIEL FLOTTANT
    58.
    发明专利
    MEMOIRE NON VOLATILE COMPRENANT DES MINI CAISSONS A POTENTIEL FLOTTANT 未知

    公开(公告)号：FR2987700A1

    公开(公告)日：2013-09-06

    申请号：FR1253330

    申请日：2012-04-11

    Applicant: ST MICROELECTRONICS ROUSSET

    Inventor： LA ROSA FRANCESCO

    IPC: H01L27/11 ,  G11C7/00

    Abstract: L'invention concerne un circuit intégré (IC) comprenant une mémoire non volatile sur un substrat semi-conducteur (WF, PW). Le circuit intégré comprend une couche d'isolation dopée (NISO) implantée dans la profondeur du substrat, des tranchées conductrices isolées (SGCi,i+i) atteignant la couche d'isolation (NISO), formant des grilles (SGC) de transistors de sélection (ST41, ST42) de cellules mémoire (C41, C42), des tranchées d'isolation (STI) perpendiculaires aux tranchées conductrice (SGCi,i+i), et atteignant la couche d'isolation (NISO), et des lignes conductrices (CGi, CGi+i) parallèles aux tranchées conductrices (SGCi,i+i), s'étendant sur le substrat (PW) et formant des grilles de contrôle (CG) de transistors à accumulation de charges (FGT41, FGT42) de cellules mémoire (C41, C42). les tranchées d'isolation et les tranchées conductrices isolées délimitent dans le substrat une pluralité de mini caissons (MPW1, MPW2, MPW3) isolés électriquement les uns des autres, ayant chacun un potentiel électrique flottant, et comprenant chacun deux cellules mémoire.

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