公开(公告)号：CN101728329B

公开(公告)日：2015-07-08

申请号：CN200910206176.1

申请日：2009-10-21

Applicant: 三星电子株式会社

Inventor： 玄尚镇 ,  崔时荣 ,  申裕均 ,  徐康一 ,  赵学柱 ,  罗勋奏 ,  李晓山 ,  朴全雄 ,  李惠兰 ,  洪炯硕

IPC: H01L21/8238 ,  H01L21/28 ,  H01L21/336 ,  H01L29/78 ,  H01L29/43

CPC classification number: H01L21/823842 ,  H01L21/82345 ,  H01L21/823462 ,  H01L21/823857

Abstract: 本发明提供了一种半导体器件及其形成方法。该方法可以包括在衬底上形成金属氧化物层和在该金属氧化物层上形成牺牲氧化物层。在衬底上执行退火工艺。在退火工艺的工艺温度下，牺牲氧化物层的生成自由能大于金属氧化物层的生成自由能。

公开(公告)号：CN120015737A

公开(公告)日：2025-05-16

申请号：CN202411491215.8

申请日：2024-10-24

Applicant: 三星电子株式会社

Inventor： 崔宰铭 ,  徐康一

IPC: H01L23/538 ,  H01L21/768

Abstract: 提供了集成电路(IC)器件及其制造方法。一种IC器件包括后段工艺(BEOL)区域，该BEOL区域包括分别在第一下部金属线和第二下部金属线上的第一通路和第二通路。BEOL区域包括通过第一通路联接到第一下部金属线的第一上部金属线，以及通过第二通路联接到第二下部金属线的第二上部金属线。第一上部金属线和第一通路各自包括第一金属。第二上部金属线和第二通路各自包括与第一金属不同的第二金属。此外，第二上部金属线比第一上部金属线宽。

公开(公告)号：CN119967902A

公开(公告)日：2025-05-09

申请号：CN202411509442.9

申请日：2024-10-28

Applicant: 三星电子株式会社

Inventor： 尹承灿 ,  李载泓 ,  梁明 ,  徐康一

IPC: H10D84/85 ,  H10D84/01

Abstract: 提供了堆叠场效应晶体管（FET）装置及相关制造方法。堆叠FET装置包括具有下沟道层和在下沟道层之间的下逸出功金属（WFM）层的下FET。堆叠FET装置包括在下FET的顶部上的上FET。上FET具有上沟道层和在上沟道层之间的上WFM层。此外，堆叠FET装置包括在上WFM层上的绝缘覆盖层。

公开(公告)号：CN112117233B

公开(公告)日：2025-04-25

申请号：CN202010294764.1

申请日：2020-04-15

Applicant: 三星电子株式会社

Inventor： 洪俊九 ,  徐康一 ,  马克·罗德尔

IPC: H01L21/768 ,  H01L23/522 ,  H01L23/528 ,  H01L23/532

Abstract: 提供了具有掩埋电源轨的集成电路和制造集成电路的方法。所述方法包括：在第一半导体基底的上表面上形成第一介电层；在第一介电层的上表面中形成多个电源轨沟槽；在多个电源轨沟槽中形成掩埋电源轨；在第一介电层的上表面和掩埋电源轨的上表面上形成第二介电层；在供体晶圆上形成第三介电层；将第三介电层结合到第二介电层；以及在供体晶圆上或在供体晶圆中形成多个有源半导体器件、过孔和金属互连件。掩埋电源轨被第一介电层和第二介电层包封，并且掩埋电源轨在多个有源半导体器件下方。

公开(公告)号：CN119835998A

公开(公告)日：2025-04-15

申请号：CN202411180303.6

申请日：2024-08-27

Applicant: 三星电子株式会社

Inventor： 梁明 ,  徐康一 ,  尹承燦

IPC: H10D84/83 ,  H10D84/03 ,  H10D62/17

Abstract: 公开了集成电路器件和形成集成电路器件的方法。所述集成电路器件包括：包含应变沟道的p型场效应晶体管，应变沟道包括硅沟道和在硅沟道的相对表面上的硅锗包覆层，硅锗包覆层邻接硅沟道而不从硅沟道生长。

公开(公告)号：CN119786469A

公开(公告)日：2025-04-08

申请号：CN202411292811.3

申请日：2024-09-14

Applicant: 三星电子株式会社

Inventor： 郑明勋 ,  李载泓 ,  徐康一 ,  尹承灿

IPC: H01L23/48 ,  H01L21/768 ,  H10D64/27 ,  H10D62/17

Abstract: 提供了一种半导体装置和制造半导体装置的方法。所述半导体装置可包括：沟道结构；栅极结构，在沟道结构上；以及栅极接触结构，在栅极结构上，栅极接触结构被配置为接收栅极输入信号，其中，栅极接触结构是栅极结构本身的部分，并且由栅极结构的所述部分形成。

公开(公告)号：CN119653855A

公开(公告)日：2025-03-18

申请号：CN202411275554.2

申请日：2024-09-12

Applicant: 三星电子株式会社

Inventor： 尹承灿 ,  郑明勋 ,  徐康一

IPC: H10D84/85 ,  H10D84/40 ,  H10D62/17

Abstract: 提供了一种半导体器件及其制造方法，该半导体器件包括：通过由第一栅极结构控制的第一沟道结构连接的第一源极/漏极区；以及第二源极/漏极区，分别位于所述第一源极/漏极区上方，通过由第二栅极结构控制的第二沟道结构连接，其中第一沟道结构和第二沟道结构包括不同的材料。

公开(公告)号：CN119521768A

公开(公告)日：2025-02-25

申请号：CN202411064035.1

申请日：2024-08-05

Applicant: 三星电子株式会社

Inventor： 李载泓 ,  徐康一 ,  林修永 ,  洪元赫

IPC: H10D84/85 ,  H10D84/03

Abstract: 本公开提供了集成电路器件及其形成方法。作为一示例，一种集成电路器件可以包括：基板；第一晶体管结构，在基板上；第二晶体管结构，在垂直方向上堆叠在第一晶体管结构上；隔离层，在垂直方向上在第一晶体管结构和第二晶体管结构之间；以及二极管结构，在基板上并在水平方向上与第一晶体管结构相邻。二极管结构可以是在第二晶体管结构的栅电极和基板之间的放电路径的一部分。放电路径可以延伸穿过隔离层。

公开(公告)号：CN119521764A

公开(公告)日：2025-02-25

申请号：CN202411098414.2

申请日：2024-08-12

Applicant: 三星电子株式会社

Inventor： 朴判济 ,  金珍泰 ,  徐康一

IPC: H10D84/83 ,  H10D84/03

Abstract: 本公开提供了集成电路器件及其形成方法。一种集成电路器件包括在基板上的弱化晶体管堆叠和参考晶体管堆叠。弱化晶体管堆叠可以包括比参考晶体管堆叠的第二栅极间绝缘体更厚的第一栅极间绝缘体。由于更厚的第一栅极间绝缘体，弱化晶体管堆叠的第一上沟道区的数量可以小于参考晶体管堆叠的第二上沟道区的数量，和/或弱化晶体管堆叠的第一下沟道区的数量可以小于参考晶体管堆叠的第二下沟道区的数量。

公开(公告)号：CN118969795A

公开(公告)日：2024-11-15

申请号：CN202410585490.X

申请日：2024-05-13

Applicant: 三星电子株式会社

Inventor： 李载泓 ,  梁明 ,  徐康一

IPC: H01L27/088 ,  G01R27/08 ,  H01L27/092 ,  H01L29/06 ,  H01L29/41 ,  H01L21/66

Abstract: 提供了半导体器件和用于测量半导体器件中的接触电阻的方法。该半导体器件包括：第一源极/漏极区；第二源极/漏极区，其上具有第二接触插塞；第三源极/漏极区；第二金属线，在第二接触插塞上，第二通路在第二金属线和第二接触插塞之间；以及第一附加金属线，在第二接触插塞上，第一附加通路在第一附加金属线和第二接触插塞之间，其中第二源极/漏极区设置在第一源极/漏极区和第三源极/漏极区之间并且连接到第一源极/漏极区和第三源极/漏极区，以及其中第二金属线和第一附加金属线在第二接触插塞上在第二水平方向上彼此间隔开第一预定距离。