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公开(公告)号：KR1020070052656A
公开(公告)日：2007-05-22
申请号：KR1020060099092
申请日：2006-10-11
Applicant: 삼성전기주식회사
IPC: H01G4/30
Abstract: 본 발명에 따른 적층형 칩 커패시터는, 커패시터 본체와; 상기 커패시터 본체 내에서 유전체층에 의해 분리되어 배치되고, 각각 단 1개 또는 2개의 리드를 갖는 복수의 내부 전극층 - 상기 내부 전극층 각각은 동일 평면 상의 적어도 하나의 전극 플레이트를 포함함 - 과; 상기 커패시터 외면에 형성되어 상기 리드를 통해 상기 전극 플레이트와 연결된 복수의 외부 전극을 포함한다. 상하로 연속 배치된 복수의 내부 전극층이 하나의 블록을 이루고, 그 블록이 반복 적층되어 있다. 상기 전극 플레이트 각각은 상기 커패시터 본체의 일면으로 인출되는 리드를 1개씩 가진다. 상기 본체의 일면으로 인출되는 리드들은 적층 방향을 따라 지그재그 형태로 배치된다. 상하로 인접한 서로 다른 극성의 전극 플레이트의 리드는 항상 수평 방향으로 서로 인접하도록 배치된다.
적층형 칩 커패시터, 등가직렬 저항, 등가직렬 인덕턴스-
公开(公告)号：KR100649579B1
公开(公告)日：2006-11-28
申请号：KR1020040102611
申请日：2004-12-07
Applicant: 삼성전기주식회사
IPC: H01G4/30
Abstract: 본 발명은 적층형 캐패시터 및 적층형 캐패시터 어레이에 관한 것으로서, 복수개의 유전체층이 적층되어 형성된 캐패시터 본체와, 상기 복수개의 유전체층 상에 각각 형성된 복수개의 제1 및 제2 내부전극과, 상기 캐패시터 본체의 상면 및 하면 중 적어도 한 면에 형성된 적어도 하나의 제1 및 제2 외부단자와, 상기 캐패시터 본체의 적층방향으로 형성되어 상기 제1 및 제2 외부단자에 각각 연결된 적어도 하나의 제1 및 제2 도전성 비아홀을 포함하며, 상기 복수개의 유전체층 각각에 적어도 하나의 제1 및 제2 내부전극이 서로 분리되도록 형성되며, 상기 제1 및 제2 내부전극은 일 유전체층을 사이에 두고 서로 중첩되도록 배치되고, 상기 제1 및 제2 내부전극은 각각 다른 유전체층 상에 형성된 제1 및 제2 내부전극과 중첩되는 위치에 적어도 하나의 인출부 를 가지며, 상기 적어도 하나의 제1 도전성 비아홀은, 상기 제2 내부전극과는 전기적으로 절연되면서, 상기 제1 내부전극의 인출부를 통해 형성되며, 상기 적어도 하나의 제2 도전성 비아홀은, 상기 제1 내부전극과는 전기적으로 절연되면서, 상기 제2 내부전극의 인출부를 통해 형성된 것을 특징으로 하는 적층형 캐패시터를 제공한다. 또한, 본 발명은 상기한 캐패시터구조를 복수개로 포함한 적층형 캐패시터 어레이를 제공한다.
적층형 캐패시터(Multi-Layered Chip Capacitor), 등가직렬인덕턴스(ESL), 디커플링 캐패시터(decoupling capacitor)-
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公开(公告)号：KR1020060063434A
公开(公告)日：2006-06-12
申请号：KR1020040102609
申请日：2004-12-07
Applicant: 삼성전기주식회사
IPC: H01G4/30
Abstract: 본 발명은 적층형 캐패시터 어레이의 배선접속구조에 관한 것으로서, 적어도 2개의 전원공급라인과 접지라인이 구비된 모기판; 및, 상기 모기판에 실장되며, 마이크로 프로세싱 유닛(MPU)칩이 구비된 배선기판과 상기 배선기판 하부에 장착된 적층형 캐패시터 어레이를 포함하는 적층형 캐패시터 어레이 패키지를 포함하며, 상기 전원공급라인 및 접지라인 중 적어도 하나가 적층형 캐패시터 어레이의 도전성 비아홀을 통해 MPU칩의 단자에 연결되는 적층형 캐패시터 어레이의 배선접속구조를 제공한다.
적층형 캐패시터 어레이(Multi-Layered Chip Capacitor Array), 등가직렬인덕턴스(ESL), 디커플링 캐패시터(decoupling capacitor), 마이크로 프로세싱 유닛(MPU)-
公开(公告)号：KR1020060040101A
公开(公告)日：2006-05-10
申请号：KR1020040089314
申请日：2004-11-04
Applicant: 삼성전기주식회사
IPC: H01G4/30
Abstract: 본 발명은 적층형 캐패시터에 관한 것으로서, 복수개의 유전체층이 적층되어 형성된 캐패시터 본체와, 상기 복수개의 유전체층 상에 각각 형성되며, 일 유전체층을 사이에 두고 대향하도록 교대로 배치된 배치된 복수쌍의 제1 및 제2 내부전극과, 상기 캐패시터 본체의 상면 및 하면 중 적어도 한면에 형성된 적어도 하나의 제1 외부단자과 복수개의 제2 외부단자와, 상기 캐패시터 본체의 적층방향으로 형성되어 상기 제1 외부단자와 상기 제2 외부단자에 각각 연결된 적어도 하나의 제1 도전성 비아홀과 복수개의 제2 도전성 비아홀을 포함하며, 상기 적어도 하나의 제1 도전성 비아홀은 상기 제1 내부전극에 접속되고, 상기 제2 내부전극과는 전기적으로 절연되며, 상기 복수개의 제2 도전성 비아홀은 적어도 하나의 제2 도전성 비아홀을 포함한 k개(k≥2)의 그룹으로 구분되고, 상기 제2 내부전극은 적어도 하나의 제2 내부전극을 포함한 k개의 그룹으로 구분되며, 상기 각 그룹의 제2 도전성 비아홀은 상기 각 그룹의 제2 내부전극에 접속되고 다른 그룹의 제2 내부전극 및 상기 제1 내부전극과는 전기적으로 절연되는 것을 특징으로 하는 적층형 캐패시터 어레이를 제공한다.
적층형 캐패시터(Multi-Layered Chip Capacitor), 등가직렬인덕턴스(ESL), 디커플링 캐패시터(decoupling capacitor)-
Patent Agency Ranking
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公开(公告)号：KR102202487B1
公开(公告)日：2021-01-13
申请号：KR1020150010240
申请日：2015-01-21
Applicant: 삼성전기주식회사
Abstract: 본발명은, 세라믹바디의실장면에 3개의외부전극을서로이격되게배치하고, 복수의제1 및제2 내부전극을포함하는액티브층의폭을 AT, 제1 내부전극의제1 또는제2 리드부와제2 내부전극의제3 리드부의간격을 LG로규정할때, 0.00044 m(미터, meter) ≤ LG*log[1/AT] ≤ 0.00150 m를만족하는적층세라믹커패시터및 그실장기판을제공한다.
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公开(公告)号：KR102198540B1
公开(公告)日：2021-01-06
申请号：KR1020150165709
申请日：2015-11-25
Applicant: 삼성전기주식회사
Abstract: 본발명은, 복수의유전체층이폭 방향으로적층되고, 상기유전체층을사이에두고번갈아배치된복수의제1 및제2 내부전극을포함하는액티브영역과적어도하나이상의제3 내부전극을포함하는 ESR조절영역을포함하는세라믹바디; 및상기세라믹바디의실장면에상기세라믹바디의길이방향을따라서로이격되게순차적으로배치되는제1 내지제3 외부전극을포함하는적층세라믹커패시터및 그실장기판을제공한다.
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