公开(公告)号：KR100674830B1

公开(公告)日：2007-01-25

申请号：KR1020040089314

申请日：2004-11-04

Applicant: 삼성전기주식회사

Inventor： 이병화 ,  사토히로키 ,  심창훈 ,  박상수 ,  정해석 ,  박동석 ,  박민철

IPC: H01G4/30

Abstract: 본 발명은 적층형 캐패시터에 관한 것으로서, 복수개의 유전체층이 적층되어 형성된 캐패시터 본체와, 상기 복수개의 유전체층 상에 각각 형성되며, 일 유전체층을 사이에 두고 대향하도록 교대로 배치된 배치된 복수쌍의 제1 및 제2 내부전극과, 상기 캐패시터 본체의 상면 및 하면 중 적어도 한면에 형성된 적어도 하나의 제1 외부단자과 복수개의 제2 외부단자와, 상기 캐패시터 본체의 적층방향으로 형성되어 상기 제1 외부단자와 상기 제2 외부단자에 각각 연결된 적어도 하나의 제1 도전성 비아홀과 복수개의 제2 도전성 비아홀을 포함하며, 상기 적어도 하나의 제1 도전성 비아홀은 상기 제1 내부전극에 접속되고, 상기 제2 내부전극과는 전기적으로 절연되며, 상기 복수개의 제2 도전성 비아홀은 적어도 하나의 제2 도전성 비아홀을 포함한 k개(k≥2)의 그룹으로 구분되고, 상기 제2 내부전극은 적어도 하나의 제2 내부전극을 포함한 k개의 그룹으로 구분되며, 상기 각 그룹의 제2 도전성 비아홀은 상기 각 그룹의 제2 내부전극에 접속되고 다른 그룹의 제2 내부전극 및 상기 제1 내부전극과는 전기적으로 절연되는 것을 특징으로 하는 적층형 캐패시터 어레이를 제공한다.
적층형 캐패시터(Multi-Layered Chip Capacitor), 등가직렬인덕턴스(ESL), 디커플링 캐패시터(decoupling capacitor)

公开(公告)号：KR100593930B1

公开(公告)日：2006-06-30

申请号：KR1020050010701

申请日：2005-02-04

Applicant: 삼성전기주식회사

Inventor： 박기태 ,  심창훈 ,  채범산 ,  강성형 ,  사토히로키

IPC: H01G4/30 ,  H01G4/12

Abstract: 두께 편차를 줄일 수 있고, 기계적 응력에 의한 크랙 발생을 억제할 수 있으며, 기판 내의 실장 공간을 최소화시킬 수 있는 내장용 적층형 세라믹 커패시터가 제공된다. 본 발명에 따른 적층형 세라믹 커패시터는, 복수의 유전체층이 적층되어 형성된 커패시터 본체와; 상기 커패시터 본체 내에서 상기 복수의 유전체층 상에 형성되며, 각각 상기 커패시터 본체의 상면 및 하면으로 연장된 리드부를 갖고, 실장면에 수직으로 배치된 복수의 제1 내부 전극 및 제2 내부 전극과; 상기 커패시터 본체의 상면 또는 하면 상에 각각 형성되어 상기 리드부를 통해 상기 내부 전극에 각각 연결된 복수의 외부 전극을 포함하며, 상기 커패시터 본체의 측면에는 외부 전극이 형성되어 있지 않고, 상기 외부 전극은 상기 커패시터 본체의 폭보다 작은 폭을 갖는다.
적층형 세라믹 커패시터, 임베디드 커패시터

Abstract translation: 提供了一种内置的多层陶瓷电容器，其能够减小厚度偏差，抑制由机械应力引起的裂纹的发生，并且使基板中的安装空间最小化。 根据本发明的多层陶瓷电容器包括：通过堆叠多个介电层形成的电容器主体; 多个第一内部电极和第二内部电极，形成在电容器本体中的多个介电层上，第一内部电极和第二内部电极中的每一个具有分别延伸到电容器本体的上表面和下表面的引线部分; 以及多个外部电极，其分别形成在电容器主体的上表面或下表面上并通过引线部分与内部电极连接，其中外部电极不形成在电容器主体的侧表面上， 并且宽度小于主体的宽度。

公开(公告)号：KR1020060040101A

公开(公告)日：2006-05-10

申请号：KR1020040089314

申请日：2004-11-04

Applicant: 삼성전기주식회사

Inventor： 이병화 ,  사토히로키 ,  심창훈 ,  박상수 ,  정해석 ,  박동석 ,  박민철

IPC: H01G4/30

Abstract: 본 발명은 적층형 캐패시터에 관한 것으로서, 복수개의 유전체층이 적층되어 형성된 캐패시터 본체와, 상기 복수개의 유전체층 상에 각각 형성되며, 일 유전체층을 사이에 두고 대향하도록 교대로 배치된 배치된 복수쌍의 제1 및 제2 내부전극과, 상기 캐패시터 본체의 상면 및 하면 중 적어도 한면에 형성된 적어도 하나의 제1 외부단자과 복수개의 제2 외부단자와, 상기 캐패시터 본체의 적층방향으로 형성되어 상기 제1 외부단자와 상기 제2 외부단자에 각각 연결된 적어도 하나의 제1 도전성 비아홀과 복수개의 제2 도전성 비아홀을 포함하며, 상기 적어도 하나의 제1 도전성 비아홀은 상기 제1 내부전극에 접속되고, 상기 제2 내부전극과는 전기적으로 절연되며, 상기 복수개의 제2 도전성 비아홀은 적어도 하나의 제2 도전성 비아홀을 포함한 k개(k≥2)의 그룹으로 구분되고, 상기 제2 내부전극은 적어도 하나의 제2 내부전극을 포함한 k개의 그룹으로 구분되며, 상기 각 그룹의 제2 도전성 비아홀은 상기 각 그룹의 제2 내부전극에 접속되고 다른 그룹의 제2 내부전극 및 상기 제1 내부전극과는 전기적으로 절연되는 것을 특징으로 하는 적층형 캐패시터 어레이를 제공한다.
적층형 캐패시터(Multi-Layered Chip Capacitor), 등가직렬인덕턴스(ESL), 디커플링 캐패시터(decoupling capacitor)