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公开(公告)号：KR1020090014445A
公开(公告)日：2009-02-11
申请号：KR1020070078398
申请日：2007-08-06
Applicant: 삼성전기주식회사
Abstract: A multilayer chip capacitor is provided to facilitate inspection of electrostatic capacity by electrically connecting all internal electrodes with the same polarity without an external connector inside the capacitor. A stack chip capacitor includes a capacitor main body in which a plurality of dielectric layers are laminated. A plurality of internal electrodes(1010,1020,1030,1050,1060) are alternatively arranged to face the electrodes with different polarity while interposing the dielectric layer inside the capacitor main body. A plurality of external electrodes(131,132,133,134,135,136,137,138) are formed in first and second side surfaces opposite to the capacitor main body to be extended along a stack direction. The plurality of external electrodes are electrically connected to the internal electrode through the lead. The plurality of external electrodes are arranged to alternate the external electrode with different polarity at each side surface. One block is composed of the plurality of internal electrodes consecutively arranged in the stack direction. An average of the number of the leads of the internal electrodes is below 1/2. The lead of the internal electrode with different polarity is arranged adjacently in the stack direction. The internal electrodes with the same polarity are electrically connected by the external electrodes.
Abstract translation: 提供了一种多层片状电容器，以便通过电连接具有相同极性的所有内部电极而无需电容器内部的外部连接器便于检查静电电容。 堆叠片式电容器包括层叠有多个电介质层的电容器主体。 交替布置多个内部电极（1010,1020,1030,1050,1060），以将电介质层插入电容器主体内部，以不同的极性面对电极。 多个外部电极（131,132,133,134,135,136,137,138）形成在与电容器主体相对的第一和第二侧表面中，以沿堆叠方向延伸。 多个外部电极通过引线电连接到内部电极。 多个外部电极被布置成在每个侧表面处交替具有不同极性的外部电极。 一个块由在堆叠方向上连续布置的多个内部电极组成。 内部电极的引线数量的平均值低于1/2。 具有不同极性的内部电极的引线在堆叠方向上相邻布置。 具有相同极性的内部电极通过外部电极电连接。
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公开(公告)号：KR1020080073193A
公开(公告)日：2008-08-08
申请号：KR1020070084183
申请日：2007-08-21
Applicant: 삼성전기주식회사
IPC: H01G4/30
Abstract: A multilayer chip capacitor is provided to suppress a voltage variation of a power circuit and to remove high frequency noise when applied to a decoupling circuit and an EMI(Electromagnetic Interference) filter by reducing ESL(Equivalent Series Inductance). A capacitor main body(31) is formed by stacking a plurality of dielectric layers and has first and second side surfaces(C,D) opposite to each other, an upper surface(A), and a lower surface(B). A plurality of first and second internal electrodes(32,33) are alternately arranged inside the capacitor main body while interposing the dielectric layers. A first external electrode(34a) of first polarity is formed on the first side surface to be partially extended to the lower surface while surrounding a lower edge of the first side surface. A second external electrode(34b) of the first polarity is formed on the second side surface to be partially extended to the lower surface while surrounding a lower edge of the second side surface. A third external electrode(35) of second polarity is formed on the lower surface between the first and second external electrodes. The first and second internal electrodes are arranged vertically to the lower surface of the capacitor main body. Each of the first internal electrodes has a first lead(32a) drawn to the first side surface and the lower surface and a second lead(32b) drawn to the second side surface and the lower surface. Each of the second internal electrodes has a third lead drawn to the lower surface between the first and second leads. The first to third leads are in contact with the first to third external electrodes respectively over the entire length of edges of the leads exposed to an outer surface of the capacitor main body.
Abstract translation: 提供了一种多层片状电容器来抑制电源电路的电压变化，并通过减少ESL（等效串联电感）来应用于去耦电路和EMI（电磁干扰）滤波器时，消除高频噪声。 电容器主体（31）通过堆叠多个电介质层而形成，并且具有彼此相对的第一和第二侧表面（C，D），上表面（A）和下表面（B）。 多个第一和第二内部电极（32,33）交替地布置在电容器主体的内部，同时插入介电层。 第一极性的第一外部电极（34a）形成在第一侧表面上，以部分地延伸到下表面，同时围绕第一侧表面的下边缘。 第一极性的第二外部电极（34b）形成在第二侧表面上，以部分地延伸到下表面，同时围绕第二侧表面的下边缘。 在第一和第二外部电极之间的下表面上形成第二极性的第三外部电极（35）。 第一和第二内部电极垂直于电容器主体的下表面设置。 每个第一内部电极具有被拉伸到第一侧表面和下表面的第一引线（32a）和被拉伸到第二侧表面和下表面的第二引线（32b）。 每个第二内部电极具有被引导到第一和第二引线之间的下表面的第三引线。 第一至第三引线分别在暴露于电容器主体的外表面的引线的整个边缘的长度上与第一至第三外部电极接触。
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公开(公告)号：KR1020080065473A
公开(公告)日：2008-07-14
申请号：KR1020070002635
申请日：2007-01-09
Applicant: 삼성전기주식회사
Abstract: A multilayer chip capacitor is provided to reduce ESL(Equivalent Series Inductance) thereof and prevent ESR(Equivalent Series Resistance) from being excessively lowered, thereby stabilizing power supply to a high frequency circuit when the multilayer chip capacitor is applied as a decoupling capacitor. A mutlilayer chip capacitor(100) includes a capacitor body(101), a plurality of internal electrodes, and external electrodes(131-134). The capacitor body is formed by stacking a plurality of dielectric layers and has a bottom surface(A) serving as a mounting surface. The internal electrodes are opposed to each other with the dielectric layers interposed therebetween in the capacitor. The external electrodes are formed on the bottom surface and are connected to the corresponding internal electrodes. The internal electrodes are disposed perpendicular to the bottom surface. Leads of the internal electrodes having different polarities adjacent to each other in a stacking direction are disposed to be adjacent to each other.
Abstract translation: 提供多层片状电容器以减少ESL（等效串联电感）并且防止ESR（等效串联电阻）过度降低，从而当多层片状电容器用作去耦电容器时，稳定到高频电路的电源供应。 多层片状电容器（100）包括电容器体（101），多个内部电极和外部电极（131-134）。 电容器主体通过堆叠多个电介质层而形成，并具有作为安装面的底面（A）。 内部电极彼此相对，电容器中插入介电层。 外部电极形成在底面上并连接到相应的内部电极。 内部电极垂直于底面设置。 在堆叠方向上彼此相邻的具有不同极性的内部电极的引线被设置为彼此相邻。
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公开(公告)号：KR1020080027030A
公开(公告)日：2008-03-26
申请号：KR1020060092425
申请日：2006-09-22
Applicant: 삼성전기주식회사
Abstract: A multilayer chip capacitor is provided to realize sufficiently reduced ESL(Equivalent Series Inductance) and to be used for decoupling in a power circuit. A multilayer chip capacitor includes a main body(101), a plurality of inner electrode layers, at least one first outer electrode, and at least one second outer electrode. The main body is formed by stacking a plurality of dielectric layers and has opposite first and second lateral surfaces(B1,B2) and opposite third and fourth lateral surfaces(C1,C2). The plurality of inner electrodes is stacked and separated by the dielectric layers in the main body. At least one outer electrode is formed on the first lateral surface. At least one second outer electrode is formed on the second lateral surface. The first and second outer electrodes are spaced apart at a predetermined interval in a longitudinal direction of the first lateral surface and are arranged to be offset each other.
Abstract translation: 提供多层片式电容器，以实现充分降低的ESL（等效串联电感），并用于电源电路中的去耦。 多层片状电容器包括主体（101），多个内部电极层，至少一个第一外部电极和至少一个第二外部电极。 主体通过堆叠多个电介质层而形成，并且具有相对的第一和第二侧表面（B1，B2）和相对的第三和第四侧表面（C1，C2）。 多个内部电极被主体中的电介质层层叠并分离。 至少一个外电极形成在第一侧表面上。 在第二侧表面上形成至少一个第二外电极。 第一外电极和第二外电极在第一侧表面的纵向方向上以预定间隔间隔开，并且被布置为彼此偏移。
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公开(公告)号：KR100790708B1
公开(公告)日：2008-01-02
申请号：KR1020060099092
申请日：2006-10-11
Applicant: 삼성전기주식회사
IPC: H01G4/30
Abstract: 본 발명에 따른 적층형 칩 커패시터는, 커패시터 본체와; 상기 커패시터 본체 내에서 유전체층에 의해 분리되어 배치되고, 각각 단 1개 또는 2개의 리드를 갖는 복수의 내부 전극층 - 상기 내부 전극층 각각은 동일 평면 상의 적어도 하나의 전극 플레이트를 포함함 - 과; 상기 커패시터 외면에 형성되어 상기 리드를 통해 상기 전극 플레이트와 연결된 복수의 외부 전극을 포함한다. 상하로 연속 배치된 복수의 내부 전극층이 하나의 블록을 이루고, 그 블록이 반복 적층되어 있다. 상기 전극 플레이트 각각은 상기 커패시터 본체의 일면으로 인출되는 리드를 1개씩 가진다. 상기 본체의 일면으로 인출되는 리드들은 적층 방향을 따라 지그재그 형태로 배치된다. 상하로 인접한 서로 다른 극성의 전극 플레이트의 리드는 항상 수평 방향으로 서로 인접하도록 배치된다.
적층형 칩 커패시터, 등가직렬 저항, 등가직렬 인덕턴스Abstract translation: 根据本发明的叠层片式电容器包括：电容器主体; 多个内部电极层，由电容器本体中的介电层分开，并且每个仅具有一根或两根引线，每个内部电极层包括在同一平面上的至少一个电极板; 多个外部电极形成在电容器的外表面上并通过引线连接到电极板。 在上下方向上连续排列的多个内部电极层形成一个块，并且块被重复层叠。 每个电极板具有引出到电容器主体的一个表面的一个引线。 引出到主体的一个表面的引线沿着堆叠方向以Z字形布置。 在上下方向上彼此相邻的不同极性的电极板的引线总是布置成在水平方向上彼此相邻。
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Patent Agency Ranking
公开(公告)号：KR1020070102781A
公开(公告)日：2007-10-22
申请号：KR1020060034399
申请日：2006-04-17
Applicant: 삼성전기주식회사
Abstract: An ultracapacitor and a manufacturing method thereof are provided to reduce the thickness of a dielectric and an electrode by applying a evaporation. An ultracapacitor includes dielectric layers(7), first internal electrode layers(5), second internal electrode layers(6), a first external electrode, and a second external electrode. The first internal electrode layer(5) and the second internal electrode layer(6) are alternately arranged between the dielectric layers(7). The first external electrode is electrically connected to at least one among the first internal electrode layers(5). The second electrode is electrically connected to at least one among the second internal electrode layers(6). The first internal electrode layer(5) and the second internal electrode layer(6) have a plurality of vertical electrodes(8). The vertical electrodes(8) of the first internal electrode layer(5) and the second internal electrode layer(6) are arranged alternately.
Abstract translation: 提供一种超级电容器及其制造方法，以通过施加蒸发来减小电介质和电极的厚度。 超级电容器包括电介质层（7），第一内部电极层（5），第二内部电极层（6），第一外部电极和第二外部电极。 第一内部电极层（5）和第二内部电极层（6）交替地布置在电介质层（7）之间。 第一外部电极与第一内部电极层（5）中的至少一个电连接。 第二电极与第二内部电极层（6）中的至少一个电连接。 第一内部电极层（5）和第二内部电极层（6）具有多个垂直电极（8）。 第一内部电极层（5）和第二内部电极层（6）的垂直电极（8）交替配置。
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公开(公告)号：KR100674830B1
公开(公告)日：2007-01-25
申请号：KR1020040089314
申请日：2004-11-04
Applicant: 삼성전기주식회사
IPC: H01G4/30
Abstract: 본 발명은 적층형 캐패시터에 관한 것으로서, 복수개의 유전체층이 적층되어 형성된 캐패시터 본체와, 상기 복수개의 유전체층 상에 각각 형성되며, 일 유전체층을 사이에 두고 대향하도록 교대로 배치된 배치된 복수쌍의 제1 및 제2 내부전극과, 상기 캐패시터 본체의 상면 및 하면 중 적어도 한면에 형성된 적어도 하나의 제1 외부단자과 복수개의 제2 외부단자와, 상기 캐패시터 본체의 적층방향으로 형성되어 상기 제1 외부단자와 상기 제2 외부단자에 각각 연결된 적어도 하나의 제1 도전성 비아홀과 복수개의 제2 도전성 비아홀을 포함하며, 상기 적어도 하나의 제1 도전성 비아홀은 상기 제1 내부전극에 접속되고, 상기 제2 내부전극과는 전기적으로 절연되며, 상기 복수개의 제2 도전성 비아홀은 적어도 하나의 제2 도전성 비아홀을 포함한 k개(k≥2)의 그룹으로 구분되고, 상기 제2 내부전극은 적어도 하나의 제2 내부전극을 포함한 k개의 그룹으로 구분되며, 상기 각 그룹의 제2 도전성 비아홀은 상기 각 그룹의 제2 내부전극에 접속되고 다른 그룹의 제2 내부전극 및 상기 제1 내부전극과는 전기적으로 절연되는 것을 특징으로 하는 적층형 캐패시터 어레이를 제공한다.
적층형 캐패시터(Multi-Layered Chip Capacitor), 등가직렬인덕턴스(ESL), 디커플링 캐패시터(decoupling capacitor)-
公开(公告)号：KR1020060063436A
公开(公告)日：2006-06-12
申请号：KR1020040102611
申请日：2004-12-07
Applicant: 삼성전기주식회사
IPC: H01G4/30
Abstract: 본 발명은 적층형 캐패시터 및 적층형 캐패시터 어레이에 관한 것으로서, 복수개의 유전체층이 적층되어 형성된 캐패시터 본체와, 상기 복수개의 유전체층 상에 각각 형성된 복수개의 제1 및 제2 내부전극과, 상기 캐패시터 본체의 상면 및 하면 중 적어도 한 면에 형성된 적어도 하나의 제1 및 제2 외부단자와, 상기 캐패시터 본체의 적층방향으로 형성되어 상기 제1 및 제2 외부단자에 각각 연결된 적어도 하나의 제1 및 제2 도전성 비아홀을 포함하며, 상기 복수개의 유전체층 각각에 적어도 하나의 제1 및 제2 내부전극이 서로 분리되도록 형성되며, 상기 제1 및 제2 내부전극은 일 유전체층을 사이에 두고 서로 중첩되도록 배치되고, 상기 제1 및 제2 내부전극은 각각 다른 유전체층 상에 형성된 제1 및 제2 내부전극과 중첩되는 위치에 적어도 하나의 인출부를 가지며, 상기 적어도 하나의 제1 도전성 비아홀은, 상기 제2 내부전극과는 전기적으로 절연되면서, 상기 제1 내부전극의 인출부를 통해 형성되며, 상기 적어도 하나의 제2 도전성 비아홀은, 상기 제1 내부전극과는 전기적으로 절연되면서, 상기 제2 내부전극의 인출부를 통해 형성된 것을 특징으로 하는 적층형 캐패시터를 제공한다. 또한, 본 발명은 상기한 캐패시터구조를 복수개로 포함한 적층형 캐패시터 어레이를 제공한다.
적층형 캐패시터(Multi-Layered Chip Capacitor), 등가직렬인덕턴스(ESL), 디커플링 캐패시터(decoupling capacitor)Abstract translation: 本发明的电容器主体的上表面和下表面，以及多个第一和第二内部电极，其中所述电容器主体被分别形成在所述多个电介质层，由多个介电层的形成层叠涉及的层叠电容器以及层叠电容器阵列 包括至少第一和第二外部端子中的至少一个中的至少一个的第一和第二导电通路形成在所述电容器主体的层叠方向被分别连接到形成在一侧的第一和第二外部端子孔 并且被形成为使得至少一个第一和彼此多个介电层的分离的第二内部电极，分别地，所述第一和第二内部电极设置在一个电介质层彼此重叠，在第一和之间夹 第二内部电极分别连接到形成在不同介电层上的第一和第二内部电极， 其中，所述至少一个第一导电过孔通过所述第一内部电极的引线部分形成，同时与所述第二内部电极电绝缘， 其中第一内部电极与内部电极电绝缘并且通过第二内部电极的引线部分形成。 本发明还提供了一种包括如上所述的多个电容器结构的叠层电容器阵列。
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