公开(公告)号：KR1020130058965A

公开(公告)日：2013-06-05

申请号：KR1020110125006

申请日：2011-11-28

Applicant: 삼성전자주식회사

Inventor： 김광훈 ,  박재관

IPC: G01N21/25 ,  H01L21/66

Abstract: PURPOSE: A specimen analyzing method is provided to obtain a difference between a test spectrum and a model spectrum by applying different weighted values to areas according to whether sensitivity and/or a correlation coefficient are/is large or small, thereby precisely analyzing a specimen. CONSTITUTION: A specimen analyzing method comprises: a step(S110) of measuring an experiment spectrum of lights for the information of a specimen to be measured; a step(S130) of calculating a model spectrum dependent on a temporary value of the information; a step(S140) of calculating the sensitivity of the model spectrum; a step(S160,S170) of comparing the experiment spectrum with the model spectrum by considering the sensitivity; and a step(S180) of determining an approximate value of the specimen information by repeatedly performing prior steps while changing the temporary value of the information. [Reference numerals] (S110) Measure an experiment spectrum(Ψ_E,Δ_E); (S120) Input the experiment spectrum(Ψ_E,Δ_E); (S130) Calculate a model spectrum(Ψ_M,Δ_M); (S140) Calculate a sensitivity from the model spectrum; (S160) Calculate an RMSE value based on the experiment spectrum(Ψ_E,Δ_E) and the model spectrum(Ψ_M,Δ_M); (S170) RMSE value is the minimum value?; (S180) Determine an approximate value of specimen information

Abstract translation: 目的：提供一种标本分析方法，通过根据灵敏度和/或相关系数是/大或小来应用不同的加权值来获得测试光谱和模型光谱之间的差异，从而精确分析样本。 构成：试样分析方法包括：测量待测试样品的信息的光的实验光谱的步骤（S110） 依赖于信息的临时值来计算模型谱的步骤（S130）; 计算模型光谱的灵敏度的步骤（S140） 通过考虑灵敏度将实验光谱与模型光谱进行比较的步骤（S160，S170） 以及通过在改变信息的临时值的同时重复执行先前步骤来确定样本信息的近似值的步骤（S180）。 （S110）测量实验光谱（Ψ_E，Δ_E）; （S120）输入实验光谱（Ψ_E，Δ_E）; （S130）计算模型谱（Ψ_M，Δ_M）; （S140）从模型光谱计算灵敏度; （S160）基于实验光谱（Ψ_E，Δ_E）和模型光谱（Ψ_M，Δ_M）计算RMSE值; （S170）RMSE值为最小值α; （S180）确定标本信息的近似值

公开(公告)号：KR1020110098119A

公开(公告)日：2011-09-01

申请号：KR1020100017577

申请日：2010-02-26

Applicant: 삼성전자주식회사

Inventor： 김재호 ,  박재관 ,  황병준 ,  심성보 ,  권혜영

IPC: G11C16/02 ,  G11C16/08 ,  G11C16/24

CPC classification number: G11C16/16 ,  G11C16/0408 ,  G11C16/0483 ,  H01L27/11521 ,  H01L27/11524 ,  H01L27/11568

Abstract: 메모리 셀 어레이의 셀 스트링은 직렬로 연결된 복수의 메모리 셀들, 복수의 메모리 셀들과 비트 라인 사이에 연결된 스트링 선택 트랜지스터, 및 복수의 메모리 셀들과 공통 소스 라인 사이에 연결된 접지 선택 트랜지스터를 포함한다. 스트링 선택 트랜지스터 및 접지 선택 트랜지스터 각각은 복수의 메모리 셀들 각각과 실질적으로 동일한 구조를 가진다. 메모리 셀 어레이는 스트링 선택 트랜지스터 및 접지 선택 트랜지스터를 위한 추가적인 공정이 불필요하고, 셀 집적도를 향상시킬 수 있다.

公开(公告)号：KR1020090081876A

公开(公告)日：2009-07-29

申请号：KR1020080008027

申请日：2008-01-25

Applicant: 삼성전자주식회사

Inventor： 진소위 ,  박재관 ,  곽동화 ,  황병준 ,  임남수

IPC: H01L27/115 ,  H01L21/8247 ,  H01L21/28

CPC classification number: H01L27/2463 ,  H01L21/28273 ,  H01L21/76897 ,  H01L27/10885

Abstract: A layout of a NAND flash memory for forming a connection pad using a self alignment double patterning is provided to simplify a trimming process and to reduce an error of pattern formation. A layout of a NAND flash memory is used for the self alignment double patterning process. The layout of the NAND flash memory includes a cell area, a peripheral circuit area, and a connection area between the cell area and the peripheral circuit area. The connection area includes a connection pattern(40). The connection pattern includes a plurality of first connection patterns(41) and second connection patterns(42). The plurality of first connection patterns progress to a first direction. The second connection pattern is positioned between the first connection patterns by the self alignment. The second connection pattern includes a connection pad(42a) which is arranged in plural rows to the second direction. The connection pad in the same row is arranged in the second connection pattern every other pad. The end of the second connection pattern is extended to the same position to the first direction.

Abstract translation: 提供了用于使用自对准双重图案形成连接焊盘的NAND快闪存储器的布局，以简化修整过程并减少图案形成的误差。 NAND闪存的布局用于自对准双重图案化处理。 NAND闪存的布局包括单元区域，外围电路区域以及单元区域和外围电路区域之间的连接区域。 连接区域包括连接图案（40）。 连接图案包括多个第一连接图案（41）和第二连接图案（42）。 多个第一连接图案进行到第一方向。 第二连接图案通过自对准位于第一连接图案之间。 第二连接图案包括沿第二方向布置成多行的连接垫（42a）。 同一行中的连接焊盘以每隔一个焊盘布置在第二连接图案中。 第二连接图案的端部延伸到与第一方向相同的位置。

公开(公告)号：KR1020090065148A

公开(公告)日：2009-06-22

申请号：KR1020070132606

申请日：2007-12-17

Applicant: 삼성전자주식회사

Inventor： 박장호 ,  박재관 ,  곽동화 ,  진소위 ,  황병준 ,  임남수

IPC: H01L21/8247 ,  H01L27/115

CPC classification number: H01L23/48 ,  G11C5/063 ,  G11C16/0483 ,  H01L21/02697 ,  H01L21/0337 ,  H01L21/32139 ,  H01L27/0207 ,  H01L27/115 ,  H01L27/11519 ,  H01L27/11521 ,  H01L27/11524 ,  H01L27/11568 ,  H01L2924/0002 ,  H01L27/10882 ,  H01L2924/00

Abstract: A NAND flash memory device and a manufacturing method thereof are provided to form constantly a channel length and to control constantly a critical voltage in each of memory cells by maintaining a uniform critical dimension in a fine mask pattern forming process for etching a conductive layer. A plurality of conductive lines(312) are formed in a first direction on an upper surface of a semiconductor board. The conductive lines are parallel to each other. A plurality of contact pads and the conductive lines are formed with one body at one end of the conductive lines in order to connect the conductive lines with an external circuit. A plurality of dummy conductive lines are extended from the contact pads to a second direction different from the direction. The dummy conductive lines have different lengths.

Abstract translation: 提供NAND闪速存储器件及其制造方法，以恒定地形成通道长度，并且通过在用于蚀刻导电层的精细掩模图案形成工艺中保持均匀的临界尺寸来恒定地控制每个存储器单元中的临界电压。 多个导电线（312）在半导体基板的上表面上沿第一方向形成。 导线彼此平行。 为了将导线与外部电路连接，多个接触焊盘和导线在导电线的一端形成有一个主体。 多个虚设导线从接触焊盘延伸到与该方向不同的第二方向。 虚拟导电线具有不同的长度。

公开(公告)号：KR1020090054296A

公开(公告)日：2009-05-29

申请号：KR1020070121084

申请日：2007-11-26

Applicant: 삼성전자주식회사

Inventor： 임남수 ,  박재관 ,  곽동화 ,  진소위 ,  황병준

IPC: H01L21/027

CPC classification number: H01L21/0271 ,  G03F7/70466 ,  H01L21/32139

Abstract: 본 발명의 반도체 소자의 패턴 형성 방법은 기판 상에 제1 방향으로 반복적으로 형성되고 제1 방향과 수직인 제2 방향의 일단부가 제1 방향으로 동일하지 않는 복수의 제1 패턴들을 형성하는 것을 포함한다. 제1 패턴들중 상호 인접한 두 개의 제1 패턴들 사이에 셀프 얼라인 방식에 의해 상기 제1 방향으로 반복적으로 형성되는 복수의 제2 패턴들을 형성한다. 제1 패턴 및 제2 패턴의 일단부는 제1 방향으로 서로 정렬되도록 형성한다.

公开(公告)号：KR100816754B1

公开(公告)日：2008-03-25

申请号：KR1020060098579

申请日：2006-10-10

Applicant: 삼성전자주식회사

Inventor： 김진호 ,  박재관 ,  곽동화 ,  안수진 ,  박윤문 ,  심재황 ,  박장호 ,  박상용

IPC: H01L21/027

CPC classification number: H01L27/11568 ,  H01L21/0337 ,  H01L21/0338 ,  H01L21/32139 ,  H01L27/105 ,  H01L21/0332

Abstract: A method for forming a pattern of a semiconductor device is provided to reduce efforts and time for varying the layout of a peripheral circuit region by improving integration of a cell array region while using the conventional layout of a peripheral circuit region. A lower layer is formed on a semiconductor substrate(50) including first and second regions. First patterns(60a) are disposed at a predetermined pitch, extended to the first and second regions. Second patterns(60b) are disposed at a predetermined pitch in the second region, alternately arranged with the first patterns. The first and second patterns are covered with a spacer insulation layer having a gap region corresponding to the second patterns wherein the spacer insulation layer and the first patterns are alternately disposed. Third patterns(66) corresponding to the second patterns are formed in the gap region. The upper portions of the first and second patterns and the spacer insulation layer between the first and second patterns and between the first and third patterns are etched, and the spacer insulation layer between the second and third patterns is left. The lower layer is etched by using an etch mask as the first, second and third patterns and the insulation layer between the second and third patterns. The lower layer can include a charge trap insulation layer(52a) and a first gate layer(54a) that are stacked. The first gate layer can include a metal nitride layer.

Abstract translation: 提供了一种用于形成半导体器件的图案的方法，以减少在使用外围电路区域的常规布局的同时改善单元阵列区域的集成来改变外围电路区域的布局的努力和时间。 在包括第一和第二区域的半导体衬底（50）上形成下层。 第一图案（60a）以预定间距设置，延伸到第一和第二区域。 第二图案（60b）以与第一图案交替布置的第二区域中的预定间距设置。 第一和第二图案被间隔绝缘层覆盖，间隔绝缘层具有对应于第二图案的间隙区域，其中间隔绝缘层和第一图案交替设置。 在间隙区域中形成对应于第二图案的第三图案（66）。 第一图案和第二图案的上部以及第一图案和第二图案之间以及第一图案和第三图案之间的间隔绝缘层被蚀刻，并且留下第二图案和第三图案之间的间隔绝缘层。 通过使用蚀刻掩模作为第一图案和第二图案以及第二图案和第三图案之间的绝缘层来蚀刻下层。 下层可以包括层叠的电荷阱绝缘层（52a）和第一栅极层（54a）。 第一栅极层可以包括金属氮化物层。

公开(公告)号：KR100505592B1

公开(公告)日：2006-04-21

申请号：KR1019980003838

申请日：1998-02-10

Applicant: 삼성전자주식회사

Inventor： 김병철 ,  박재관

IPC: H01L27/108

Abstract: 내부 실린더의 면적을 증가시키고, 폴리실리콘과 실리콘 나이트라이드의 낮은 식각 선택비에 의해 발생되던 문제점을 해소할 수 있는 셀 캐패시터의 제조방법에 대해 개시되어 있다. 이 방법은, 트랜지스터가 형성된 반도체기판 상에, 트랜지스터의 소오스영역을 노출시키는 제1 절연층을 형성하는 단계와, 결과물의 전면에 도전층을 형성하는 단계와, 도전층이 형성된 결과물의 전면에 제2 절연층을 형성한 후, 제2 절연층을 에치백하는 단계와, 제1 절연층의 상부에 형성된 도전층을 제거하는 단계와, 제1 절연층 및 제2 절연층을 제거하는 단계, 및 결과물 상에 유전체막 및 플레이트전극을 형성하는 단계를 포함하여 이루어진다.

公开(公告)号：KR100505705B1

公开(公告)日：2005-08-03

申请号：KR1020030058253

申请日：2003-08-22

Applicant: 삼성전자주식회사

Inventor： 박재관

IPC: G11C16/12

CPC classification number: G11C16/12 ,  G11C8/08 ,  G11C16/0425

Abstract: 플래쉬 메모리 셀의 안정적인 프로그래밍을 위한 프로그램 전압 발생 회로 및 그 프로그래밍 방법이 개시된다. 본 발명의 프로그램 전압 발생 회로는 정전류원으로부터 제공되는 싱크 전류와 기준 전압과 비트라인 전압을 비교한 결과에 응답하여 제1 플래쉬 메모리 셀의 게이트로 인가되는 프로그램 워드라인 전압을 발생하고, 제1 플래쉬 메모리 셀로 흐르는 프로그램 전류에 따라 비트라인 전압을 발생하고, 프로그램 워드라인 전압에 응답하여 제2 플래쉬 메모리 셀로 흐르는 프로그램 전류에 응답하여 비트라인 전류 제어 전압을 발생한다. 이에 따라, 본 발명은 플래쉬 메모리 셀을 프로그램 전압 발생 회로에 채용하기 때문에, 공정 변화에 의해 플래쉬 메모리 셀의 특성 변화가 일어나더라도, 항상 일정한 프로그램 워드라인 전압과 비트라인 전압, 비트라인 전류 제어 전압, 그리고 프로그램 전류가 발생되어 플래쉬 메모리 셀의 프로그램 동작이 안정적으로 수행된다.

公开(公告)号：KR100168523B1

公开(公告)日：1999-10-01

申请号：KR1019950067549

申请日：1995-12-29

Applicant: 삼성전자주식회사

Inventor： 박재관

IPC: H01L21/28

Abstract: 본 발명은 커패시터 하부전극 또는 비트라인을 콘택시키기 위한 콘택홀을 형성하는 공정에서 오정렬로 인해 반도체기판이 과식각되어서 커패시터 하부전극 또는 비트라인과 반도체기판의 웰영역이 단락되는 것을 방지할 수 있는 반도체장치의 제조 방법에 관한 것으로, 반도체기판상에 게이트산화막, 제1절연막, 그리고 제1산화막을 순차적으로 형성하는 공정과; 상기 제1산화막, 제2절연막, 게이트산화막, 그리고 반도체기판을 소정의 두께로 식각하여 소자분리영역을 형성하는 공정과; 상기 소자분리영역을 포함하여 상기 제1산화막상에 제2산화막을 형성하는 공정과; 상기 제1절연막의 상부표면이 드러날 때까지 상기 제2산화막 및 상기 제1산화막을 식각하여 평탄화하는 공정과; 상기 제1절연막을 제거하는 공정과; 상기 게이트산화막상에 게이트전극과 상부막을 형성하는 공정과; 상기 반도체기판 전면에 불순물 이온을 주입하여 불순물 영역을 형성하는 공정과; 상기 게이트전극 및 상기 상부막의 양측벽에 게이트스페이서를 형성하는 공정과; 상기 반도체기판 전면에 제2절연막을 형성하는 공정과; 상기 제2절연막상에 제1층간절연막을 형성하는 공정과; 상기 반도체기판의 콘택홀 영역을 정의하여 상기 제1층간절연막을 식각하는 공정과; 상기 콘택홀 영역의 상기 제2절연막 및 상기 게이트산화막을 순차적으로 식각하는 공정과; 상기 콘택홀 영역에 플러그 불순물이온 주입하는 공정과; 상기 콘택홀을 충진하면서 상기 제1층간절연막상에 패드전극을 형성하는 공정과; 상기 패드전극상에 비트라인이 콘택되는 콘택홀을 갖는 제2층간절연막을 형성하는 공정과; 상기 콘택홀을 충진하면서 상기 제2층간절연막상에 비트라인을 형성하는 공정을 포함하고 있다. 이와같은 방법에 의해서, 커패시터 하부전극 또는 비트라인을 콘택시키기 위한 콘택홀을 형성하는 공정에서 오정렬로 인해 반도체기판이 과식각되는 것을 방지할 수 있고, 이에 따라 커패시터 하부전극 또는 비트라인과 반도체기판의 웰영역이 단락되어 누설전류가 증가하는 것을 방지할 수 있다.

公开(公告)号：KR100165424B1

公开(公告)日：1998-12-15

申请号：KR1019950024703

申请日：1995-08-10

Applicant: 삼성전자주식회사

Inventor： 박재관

IPC: H01L29/92

Abstract: 모스(MOS)형 반도체 커패시터에 관하여 기재되어 있다. 본 발명에 따은 모스 커패시터는, 반도체기판, 상기반도체 기판에 형성된 제1도전형의 웰, 절연박을 사이에 두고 상기 반도체 기판의 활성영역 상부에 형성된 전도성의 게이트층, 상기 웰내에 상기 활성영역과는 일정거리 이격되도록 형성되고 상기 웰의 전기적 접속을 용이하게 하기 위해 형성된 고농도 제1도전형의 불순물 영역, 웰 주변의 상기 반도체 기판에 형성되며 상기 제1도전형의 불순물 영역과 전기적으로 연결된 고농도 제2 도전형의 불순물 영역을 구비한다.
본 발명에 따르면, 최대 커패시턴스를 안정적으로 얻을 수 있으며, 레이아웃 면적을 증가시키지 않고 안정된 최대 및 최소 커패시턴스 특성을 이용할 수 있기 때문에 집적회로에서 사용되는 커패시터의 신뢰성을 향상시킨다.