-
公开(公告)号：KR1019980004988A
公开(公告)日：1998-03-30
申请号：KR1019960024070
申请日：1996-06-26
Applicant: 삼성전자주식회사
IPC: G11C11/407
-
公开(公告)号：KR1019970076837A
公开(公告)日：1997-12-12
申请号：KR1019960018337
申请日：1996-05-28
Applicant: 삼성전자주식회사
IPC: G11C11/407
Abstract: 1.청구 범위에 기재된 발명이 속한 기술분야
동기형 반도체 메모리 장치
2.발명이 해결하려고 하는 기술적 과제
고속동작에 적합한 동기형 반도체 메모리 장치를 제공함.
3.발명의 해결방법의 요지
개시된 반도체 메모리 장치는 클럭신호에 동기를 맞추어 데이타를 전달하는 동기회로로부터 셀에서 읽혀진 데이타를 그 다음 사이클을 예측하여 만들어진 신호인 1차저장신호를 수신하고 이에 응답하여 입력되는 데이타를 저장하며 전달하는 1차 저장 회로와, 상기 1차 저장신호를 감지하여 발생되는 2차 저장신호에 의해 상기 1차 저장회로에 저장된 데이타를 수신하여 저장하며 전달하는 2차 저장 회로와, 2차 저장회로에 저장된 데이타를 외부로 전달하는 출력 드라이버부를 구비한다.
4.발명의 중요한 용도
고속동작에 적합한 동기형 반도체 메모리 장치.-
公开(公告)号：KR1019970053883A
公开(公告)日：1997-07-31
申请号：KR1019950069728
申请日：1995-12-30
Applicant: 삼성전자주식회사
IPC: H01L27/06
Abstract: 포켓(Pocket) P형 웰(Well)을 이용한 핫 일렉트론 효과를 방지할 수 있는 MOS 트랜지스터 및 상기 NMOS트랜지스터를 이용한 어드레스(Address) 패드(Pad) 및 입/출력(I/O) 패드(Pad)의 ESD(Eletro Static Discharge) 보호 장치에 관하여 기재되어 있다. 기판 상의 N형 웰에 포함되는 N
+ 형 액티브 가드라인, N
+ 형 액티브 가드라인에 의해 감싸여진 P
+ 형 액티브 가드라인, P
+ 형 가드 라인에 의해 감싸여진 NMOS 트랜지스터, P
+ 형 액티브 가드라인 및 NMOS 트랜지스터를 감싸는 포켓(Pocket) P형 웰(Well)을 형성한다. 이로써, 반도체 메모리 소자의 실패를 초래하는 핫 일렉트론 효과를 최소화 할 수 있다.-
公开(公告)号：KR1019970029803A
公开(公告)日：1997-06-26
申请号：KR1019950039616
申请日：1995-11-03
Applicant: 삼성전자주식회사
IPC: G11C11/407
Abstract: 1. 청구범위에 기재된 발명이 속한 기술분야 반도체 메모리장치.
2. 발명이 해결하려고 하는 기술적 과제, 반도체 메모리장치에 라이트모드 종료 후 리드모드인 시작시점에서 소정 주기 동안 비트라인을 빠르게 프리차지시킨다.
3. 발명의 해결 방법의 요지, 다수개의 메모리셀이 하나의 비트라인을 공유하고 비트라인이 메모리셀 어레이내에 다수개가 배열되는 반도체 메모리장치에 프리차지 회로가, 비트라인에 연결되는 데이타라인과, 데이타입력단과 연결되며, 라이트제어신호 입력시 입력되는 데이타를 데이타라인에 인가하는 라이트구동수단과, 라이트제어신호를 입력하며, 라이트제어신호를 지연하여 프리차지펄스를 발생하는 수단과, 데이타라인과 전원전압 사이에 연결되며, 프리차지펄스 발생시 데이타라인을 프리차지하는 수단으로 구성한다.
4. 발명의 중요한 용도, 반도체 메모리장치에서 라이트모드 종료후 리드모드 시작시 소정주기를 갖는 프리차지펄스 주기동안 상기 데이타라인 및 비트라인을 빠르게 프리차지하여 고속으로 데이타를 엑세스한다.-
公开(公告)号：KR1019970010284B1
公开(公告)日：1997-06-23
申请号：KR1019930028363
申请日：1993-12-18
Applicant: 삼성전자주식회사
IPC: G11C5/14
CPC classification number: G05F1/465
Abstract: When the voltage level of internal source voltage int.Vcc and SREF is similar with that of external source voltage ext.Vcc, difference amplifier(32,34,40,42,50) becomes unsensitive, so whole operating is fallen down. To prevent from this operator, NMOS transistor(40,42) compares the voltage of connecting node(46,58) in the middle level of external source voltage ext.Vcc respectively by using LDS(Level Down Shifter). Therefore, the internal source voltage int.Vcc in DC state prevent from the kick-uping of int.Vcc with level of ext.Vcc.
Abstract translation: 当内部源电压int.Vcc和SREF的电压电平与外部电源电压ext.Vcc的电压电平相似时，差分放大器（32,34,40,42,50）变得不敏感，因此整个操作都会下降。 为了防止这个操作者，NMOS晶体管（40,42）通过使用LDS（Level Down Shifter）分别比较外部电源电压ext.Vcc的中间电平的连接节点（46,58）的电压。 因此，直流状态下的内部源电压int.Vcc可防止int.Vcc与ext.Vcc电平的升高。
-
Patent Agency Ranking
-
-
-
公开(公告)号：KR1019950025779A
公开(公告)日：1995-09-18
申请号：KR1019940003255
申请日：1994-02-23
Applicant: 삼성전자주식회사
IPC: G11C11/40
Abstract: 본 발명은 소정의 제어 클럭에 따라 외부에서 입력되는 소정의 입력 신호와 접속하는 제어 레지스터와, 다수의 메모리 셀을 가지는 메모리 셀 어레이와, 상기 메모리 셀 어레이 중 소정의 메모리 셀 어레이를 선택하기 위한 로우 및 컬럼 디코더와, 상기 메모리 셀 어레이와 접속하여 라이트 동작을 제어하는 라이트 드라이버와, 상기 메모리셀 어레이와 접속하여 셀 데이타를 감지 증폭하기 위한 센스 엠프와, 상기 라이트 드라이버 및 상기 센스 엠프를 제어하기 위한 제어회로와, 외부에서 공급되는 출력 인에이블 신호에 의하여 제어되는 데이타출력 버퍼를 구비하는 반도체 메모리 장치에 있어서, 파워-온 또는 칩 디세이블 상태가 될 때를 감지한 후 리셋 신호를 발생하여 상기 디코더, 상기 제어회로 및 상기 데이타 출력버퍼를 리셋하거나 또는 상기 제어 레지스터를 리셋하는 리셋 회로를 구비하여 상기 파워-온시 칩 내의 과도 전류 및 상기 칩 디세이블시 스탠드바이 전류를 차단함을 특징으로 한다. 본 발명에 의하여 파워-온 또는 칩 디세이블 모드를 감지하여 파워-온시 모든 워드라인이 선택되어 과다한 전류가 흐르는 것을 방지하고, 칩 디세이블시 스탠드바이 전류를 감소시킬 수 있을뿐만 아니라, 안정된 동작을 수행하므로서 칩 신뢰성을 향상시킬 수 있는 효과가 있다.
-
公开(公告)号：KR1019950015367A
公开(公告)日：1995-06-16
申请号：KR1019930023603
申请日：1993-11-08
Applicant: 삼성전자주식회사
IPC: G11C7/00
Abstract: 본 발명은 버어스트모드의 입/출력 형태를 가지는 동기랜덤액세스 메모리장치에 관한 것으로, 본 발명은 버어스트모드를 하나의 동작모드로서 가지는 동기랜덤액세스 메모리장치에 있어서, 상기 버어스트모드동작시 카운터를 동작시키기 위한 카운터인에이블신호를 적어도 출력하는 카운터제어회로와, 상기 카운터인에이블신호를 입력하고 이 신호의 인에이블에 의해 리세트되는 카운터를 적어도 구비하는 동기랜덤액세스 메모리장치를 제공하여, 버어스트모드동작시 미리 카운터제어회로에 의해 카운터를 리세트시키므로서, 버어스트모드시 카운터의 출력신호가 고속으로 인에이블되게 할 수 있다. 또한 이로부터 동기랜덤액세스 메모리장치의 고속동작에 관련된 성능을 향상시키는 효과가 있다.
-
-
-
-
-
-
-
-
-
Search Results
147
records
(took 0.018 seconds)
