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公开(公告)号：KR101286237B1
公开(公告)日：2013-07-15
申请号：KR1020070069101
申请日：2007-07-10
Applicant: 삼성전자주식회사
Abstract: 본 발명은 반도체 메모리 장치의 비트라인 센스앰프회로 및 그에 따른 제어방법에 관한 것으로, 본 발명에 따른 반도체 메모리 장치의 비트라인 센스앰프회로는 상기 센스앰프회로의 인에이블을 위한 센스앰프 인에이블 신호가 인가되는 시점까지 상기 센스앰프회로가 프리차지 상태를 유지하도록 제어된다. 본 발명에 따르면, 반도체 메모리 장치의 비트라인 센스앰프회로는 상기 센스앰프회로의 플로팅 상태를 방지하고, 커플링 현상을 방지 및 최소화하며, 정확한 데이터 센싱 및 증폭 동작을 수행할 수 있다.
센스앰프, 증폭기, 프리차지, 액티브 동작, 커플링 효과, VBL-
公开(公告)号：KR1020120027902A
公开(公告)日：2012-03-22
申请号：KR1020100089746
申请日：2010-09-14
Applicant: 삼성전자주식회사
IPC: G11C7/12 , G11C7/06 , G11C5/14 , G11C11/4091 , G11C11/4094 , G11C7/18
CPC classification number: G11C7/12 , G11C5/14 , G11C7/06 , G11C7/18 , G11C11/4091 , G11C11/4094
Abstract: PURPOSE: A semiconductor apparatus, a semiconductor system including the same, and a loading capacitance control method are provided to control loading capacitance of a complementary bit line, thereby reducing detection loss of a bit line detection amplifier. CONSTITUTION: A bit line detection amplifier(30) detects and amplifies the voltage difference between a bit line and a complementary bit line. A capacitance control circuit(100) controls loading capacitance of the complementary bit line in response to a plurality of control signals. The capacitance control circuit comprises a plurality of control blocks which is respectively connected between the complementary bit line and ground. Each capacitance of the control blocks is controlled based on each control signal. The capacitance control circuit comprises a plurality of capacitors and a plurality of switches.
Abstract translation: 目的：提供半导体装置，包括该半导体装置的半导体系统和负载电容控制方法来控制互补位线的负载电容，从而减少位线检测放大器的检测损耗。 构成：位线检测放大器（30）检测并放大位线和互补位线之间的电压差。 电容控制电路（100）响应于多个控制信号来控制互补位线的负载电容。 电容控制电路包括分别连接在互补位线和地之间的多个控制块。 基于每个控制信号控制控制块的每个电容。 电容控制电路包括多个电容器和多个开关。
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公开(公告)号：KR1020100076092A
公开(公告)日：2010-07-06
申请号：KR1020080134019
申请日：2008-12-26
Applicant: 삼성전자주식회사
IPC: G11C11/401 , G11C11/402 , G11C11/4074
CPC classification number: G11C11/406 , G11C11/40615
Abstract: PURPOSE: A semiconductor memory device for improving a data restoration capability and a system thereof are provided to improve the reliability of the device by recovering data in a weak cell. CONSTITUTION: A memory core unit includes a memory cell array(110) and a sense amplifier(130). The memory cell array includes a plurality of memory cells. The sense amplifier senses and amplifies data in memory cells. A self-refresh controlling unit(150) applies a first core voltage to the memory core unit in a first self-refresh mode. The self-refresh controlling unit performs a self-refresh operation in a first self-refresh period. In a second self-refresh mode, a second core voltage is applied to the memory core unit, and the self-refresh operation is performed in a second self refresh period.
Abstract translation: 目的：提供一种用于提高数据恢复能力的半导体存储器件及其系统，以通过恢复弱电池中的数据来提高器件的可靠性。 构成：存储器核心单元包括存储单元阵列（110）和读出放大器（130）。 存储单元阵列包括多个存储单元。 读出放大器感测和放大存储单元中的数据。 自刷新控制单元（150）以第一自刷新模式将第一核心电压施加到存储器核心单元。 自刷新控制单元在第一自刷新周期中执行自刷新操作。 在第二自刷新模式中，将第二核心电压施加到存储器核心单元，并且在第二自刷新周期中执行自刷新操作。
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公开(公告)号：KR1020100012975A
公开(公告)日：2010-02-09
申请号：KR1020080074434
申请日：2008-07-30
Applicant: 삼성전자주식회사
Abstract: PURPOSE: A semiconductor memory device with a stand-alone type internal voltage generation circuit is provided to improve a noise margin by including internal voltage generation circuits in a core area and a peripheral area, independently. CONSTITUTION: An internal power voltage generating unit(10,20) are respectively independently included in a core area and a peripheral area. A reference voltage and an internal power voltage are respectively applied to an internal power voltage generating unit in the core area and the peripheral area. The internal power voltage generating units in the core area and the peripheral area do not have any electrical mutual influence between the peripheral area and the core region. The internal power voltage generating unit comprises a reference voltage division part, a comparison unit and a driving part. A reference voltage division part(11,21) divides a reference voltage to a half level. A comparison unit(12,22) comprises a first comparator and a second comparator to compare the reference voltage and the internal power voltage. A driving part(13,23) comprises a PMOS transistor and a NMOS transistor serially connected to a gap between the internal power voltage and a ground voltage.
Abstract translation: 目的：提供具有独立型内部电压产生电路的半导体存储器件，以独立地在核心区域和外围区域中包括内部电压产生电路来提高噪声容限。 构成：内部电源电压生成单元（10,20）分别独立地包括在核心区域和外围区域中。 参考电压和内部电源电压分别施加到核心区域和外围区域中的内部电力电压产生单元。 核心区域和外围区域中的内部电力电压发生单元在周边区域和核心区域之间不具有任何电气相互影响。 内部电源电压产生单元包括参考电压分配部分，比较单元和驱动部分。 参考分压部分（11,21）将参考电压分为半电平。 比较单元（12,22）包括第一比较器和第二比较器，用于比较参考电压和内部功率电压。 驱动部分（13,23）包括PMOS晶体管和串联连接到内部电源电压和接地电压之间的间隙的NMOS晶体管。
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65.发明授权
公开(公告)号：KR100771875B1
公开(公告)日：2007-11-01
申请号：KR1020060064464
申请日：2006-07-10
Applicant: 삼성전자주식회사
IPC: G11C29/00
CPC classification number: G11C29/34 , G11C2029/2602 , G11C29/1201 , G11C29/14
Abstract: A semiconductor memory device setting arbitrarily the number of memory cells for test and a test method thereof are provided to reduce test time and to improve stability by setting the number of memory cells arbitrarily. In a semiconductor memory device, a control part(140) selects one of output data and input data in response to a mode signal and outputs the selected data as test data. A test part(160) performs test as to the test data, and detects a failure of a memory cell corresponding to the output data. The control part selects the input data corresponding to the output data as the test data, when the test is performed regardless of the failure of the memory cell corresponding to the output data.
Abstract translation: 提供任意设定用于测试的存储单元的数量的半导体存储器件及其测试方法，以通过任意设定存储器单元的数量来减少测试时间并提高稳定性。 在半导体存储器件中，控制部分（140）响应于模式信号选择输出数据和输入数据中的一个，并输出所选择的数据作为测试数据。 测试部件（160）对测试数据进行测试，并且检测与输出数据对应的存储单元的故障。 无论与输出数据相对应的存储单元的故障如何，执行测试时，控制部分选择与输出数据相对应的输入数据作为测试数据。
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Patent Agency Ranking
公开(公告)号：KR1020070043193A
公开(公告)日：2007-04-25
申请号：KR1020050099191
申请日：2005-10-20
Applicant: 삼성전자주식회사
IPC: G11C29/00
Abstract: 본 발명은 반도체 메모리장치에서 퓨즈 프리차지 및 퓨즈 커팅 독출동작을 미리 설정된 횟수만큼 반복하여 실시하는 반도체 메모리 퓨우징정보 독출장치 및 그 방법에 관한 것이다.
퓨즈 프리차지 및 퓨우징정보 독출동작을 여러 번 실행하여 퓨우징독출 오동작을 방지하기 위한 반도체 메모리장치의 퓨우징정보 독출장치는, 반복적인 퓨즈 프리차지 인에이블신호를 발생하는 프리차지 펄스 발생부와, 퓨즈커팅신호(PCUT)에 의해 퓨즈저항을 커팅하고, 상기 프리차지 펄스 발생부로부터 발생된 퓨즈 프리차지 인에이블신호에 의해 퓨즈 프리차지가 진행될 때마다 상기 퓨즈저항의 커팅유무에 따른 퓨즈커팅 판별신호를 출력하는 퓨즈커팅 판별부와, 상기 퓨즈커팅판별부로부터 출력된 퓨즈커팅 판별신호를 래치저장하는 래치저장부와, 상기 래치부저장부로부터 래치저장된 퓨즈커팅 판별신호를 래치 프리차지 인에이블신호(PRE_LAT)에 의해 일정시간동안 지연 출력되도록 하는 지연부를 포함한다.
반도체 메모리장치에서 퓨즈 프리차지 및 퓨즈 커팅 독출동작을 미리 설정된 횟수만큼 반복하여 실시한 후 한 번이라도 퓨즈커팅상태가 독출되면 퓨즈가 커팅된 상태로 판독하여 퓨즈커팅 에러로 인한 반도체 메모리장치의 오동작을 방지한다.
반도체 메모리 장치, 리던던시 프로그램, 퓨즈, 퓨즈커팅 정보-
公开(公告)号：KR100574916B1
公开(公告)日：2006-04-28
申请号：KR1019990019024
申请日：1999-05-26
Applicant: 삼성전자주식회사
IPC: G05F1/10
Abstract: 반도체 메모리 장치의 번인 테스트를 위한 승압 전위 검출 장치가 개시된다. 본 발명에 따른 반도체 메모리 장치의 번인 테스트를 위한 승압 전위 검출 장치는, 전원 전압과 제1노드 사이에 연결된 제1저항 및 제1노드와 접지 사이에 연결된 제2저항으로 구성되어 번인 테스트 모드에서 제2저항의 저항 값이 가변되며, 전원 전압을 제1저항과 제2저항의 저항 비에 상응하는 전압으로 분배하여 제1노드의 전위로서 출력하는 전압 분배 수단, 제2저항과 병렬 연결되고, 번인 테스트 모드에서 번인 모드 진입 신호에 응답하여 제2저항의 저항 값을 조절하는 저항 조정 수단, 및 제1노드의 전위를 입력으로 하여 소정 시간 지연시키고, 지연된 결과를 승압 전위 검출 신호로서 출력하는 지연 수단을 구비하고, 정상 모드와 번인 테스트 모드에서의 승압 전위 검출 레벨을 서로 다르게 설정해줌으로써 정상 동작 모드에 영향을 주지 않으면서 번인 테스트 시에 과도한 전기적 스트레스로 인해 생산성이 저하되는 문제를 개선할 수 있다는 효과가 있다.
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公开(公告)号：KR100533696B1
公开(公告)日：2005-12-05
申请号：KR1020030055014
申请日：2003-08-08
Applicant: 삼성전자주식회사
IPC: G11C11/40
CPC classification number: G11C11/4076 , G11C11/4096 , G11C2207/002 , G11C2207/229
Abstract: 본 발명은 반도체 장치에 관한 것으로서, 보다 상세하게는 기입 회복 시간(Write Recovery Time;tWR) 동안에 마지막 기입 데이터를 재기입(Rewrite)함으로써 데이터 기입 에러의 발생을 줄일 수 있는 반도체 장치에 관한 것이다. 본 발명의 일실시예에 따른 반도체 장치는 다수의 반복적인 셀 유닛으로 구성된 메모리 셀 어레이부; 상기 셀 어레이의 비트 라인 전압과 상보 비트 라인 전압 간에 전압차를 증폭하는 비트 라인 증폭부; 컬럼 선택 라인 신호에 의해서 활성화되어 데이터 라인 및 상보 데이터 라인을 상기 비트 라인 및 상보 비트 라인에 각각 전기적으로 연결시키는 스위칭부; 및 기입 인에이블 신호에 의해서 활성화되어 기입 데이터 전압을 상기 데이터 라인과 상보 데이터 라인에 공급하는 라이트 드라이버를 포함하고, 상기 컬럼 선택 라인 신호는 기입 회복 시간 동안에 제공되는 것을 특징으로 한다. 본 발명의 일실시예에 따른 반도체 장치를 제어하는 방법은 다수의 반복적인 셀 유닛으로 구성된 메모리 셀 어레이부, 상기 셀 어레이의 비트 라인 전압과 상보 비트 라인 전압 간에 전압차를 증폭하는 비트 라인 증폭부, 컬럼 선택 라인 신호에 의해서 활성화되어 데이터 라인 및 상보 데이터 라인을 상기 비트 라인 및 상보 비트 라인에 각각 전기적으로 연결시키는 스위칭부 및 기입 인에이블 신호에 의해서 활성화되어 기입 데이터 전압을 상기 데이터 라인과 상보 데이터 라인에 공급하는 라이트 드라이버를 포함하는 반도체 장치를 제어하는 방법에 있어서, 데이터 전압이 상기 메모리 셀 어레이부에 기입되는 단계; 및 상기 컬럼 선택 라인 신호가 기입 회복 시간 동안에 제공되는 단계를 포함하는 것을 특징으로 한다.
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公开(公告)号：KR100498418B1
公开(公告)日：2005-09-08
申请号：KR1019970074968
申请日：1997-12-27
Applicant: 삼성전자주식회사
IPC: G11C11/40
Abstract: 본 발명의 목적은 프리-차아지 또는 클램핑하고자 하는 대상 노드의 전위를 결정해줌에 있어, 상기 대상 노드의 전위 조절이 미세한 양 단위로 이루어질 수 있도록 함으로써 조절 전위의 선택성을 높여주는 기준전압 발생 장치를 제공하는 것이다.
기준전압 발생 장치는 출력 노드; 제1 전압레벨을 설정하기 위하여 제1 단자를 구비하는 제1 바이어스 수단; 소스가 상기 제1 전압레벨에 연결되어 있고, 게이트와 드레인이 상기 출력 노드에 접속되어 있는 MOS 트랜지스터; 제2 전압레벨을 설정하기 위한 제2 바이어스 수단; 상기 제2 전압레벨과 크기가 다른 제3 전압레벨을 설정하기 위한 제3 바이어스 수단; 및 상기 제1 전압 레벨 및 상기 제2 전압레벨 중 어느 하나를 선택하여, 상기 MOS 트랜지스터의 기판을 선택된 전압 레벨로 바이어스 하기 위한 선택 수단;을 포함한다.
이에 따라, 대상 노드의 전위 조절이 미세한 양 단위로 이루어질 수 있도록 함으로써 조절 전위의 선택성이 높아지게 되는 효과가 있다.-
公开(公告)号：KR100481827B1
公开(公告)日：2005-07-11
申请号：KR1019970018183
申请日：1997-05-12
Applicant: 삼성전자주식회사
IPC: G11C11/407
Abstract: 본 발명은 반도체 메모리 장치에 관한 것으로서, 행과 열의 매트릭스로 배열된 메모리 셀들을 갖는 메모리 셀 어레이와; 외부로부터 인가되는 행 어드레스에 응답하여 상기 메모리 셀 어레이의 행을 선택하기 위한 행 선택 회로와; 외부로부터 인가되는 열 어드레스에 응답하여 상기 메모리 셀 어레이의 열을 선택하기 위한 열 선택 회로와; 상기 행 및 열 선택 회로들에 의해서 선택된 메모리 셀의 셀 데이터를 감지하고 증폭하기 위한 감지 증폭 회로와; 상기 감지 증폭 회로에 의해서 증폭된 셀 데이터를 외부로 출력하기 위한 데이터 출력 버퍼 회로와; 데이터 기입 동작시 외부로부터 인가되는 데이터를 상기 감지 증폭 회로로 전달하기 위한 데이터 입력 버퍼 회로와; 열 어드레스 스트로브 신호에 동기된 신호 및 기입 동작을 알리는 기입 플래그 신호를 입력받아 데이터 기입 동작시 상기 데이터 입력 버퍼 회로를 제어하기 위한 신호를 발생하고, 상기 기입 플래그 신호가 반전된 신호를 출력하는 회로 및; 독출 동작을 알리는 독출 플래그 신호, 상기 기입 플래그 신호가 반전된 신호, 그리고 상기 열 어드레스 스트로브 신호에 동기된 신호를 입력받아 데이터 독출 동작시 상기 데이터 출력 버퍼 회로를 제어하기 위한 신호를 발생하는 회로를 포함한다.
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