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公开(公告)号：KR1020140135319A
公开(公告)日：2014-11-26
申请号：KR1020130055175
申请日：2013-05-15
Applicant: 삼성전자주식회사
CPC classification number: H01L24/85 , H01L23/3121 , H01L24/05 , H01L24/06 , H01L24/45 , H01L24/48 , H01L24/49 , H01L24/73 , H01L24/78 , H01L25/0657 , H01L2224/02166 , H01L2224/04042 , H01L2224/05553 , H01L2224/05554 , H01L2224/05567 , H01L2224/06135 , H01L2224/2919 , H01L2224/32145 , H01L2224/32225 , H01L2224/45015 , H01L2224/45139 , H01L2224/45144 , H01L2224/45147 , H01L2224/48091 , H01L2224/4813 , H01L2224/48145 , H01L2224/48147 , H01L2224/48227 , H01L2224/48465 , H01L2224/48471 , H01L2224/49112 , H01L2224/49113 , H01L2224/49175 , H01L2224/73265 , H01L2224/78301 , H01L2224/85045 , H01L2224/85181 , H01L2224/85186 , H01L2224/85205 , H01L2224/85986 , H01L2224/92247 , H01L2225/06506 , H01L2225/0651 , H01L2225/06562 , H01L2924/00014 , H01L2924/181 , H01L2924/19107 , H01L2924/00012 , H01L2924/00 , H01L2924/00011 , H01L2224/85399 , H01L2224/05599
Abstract: 본 발명은 와이어 본딩 방법 및 이를 이용하여 제조된 반도체 패키지를 제공한다. 이 와이어 본딩 방법에서는 적어도 세개의 접속단자들을 연속적으로 연결하는 와이어를 형성할 때 접착 볼을 한번만 형성하고 나머지는 스티치 본딩을 하여, 공정 속도를 향상시킬 수 있다. 또한 접착볼 형성 횟수를 줄여 불량 빈도를 줄일 수 있다. 이로써 신뢰성이 향상된 반도체 패키지를 제공할 수 있다.
Abstract translation: 提供了通过使用该方法形成的引线接合方法和半导体封装。 引线接合方法可以通过一次形成接合球来提高处理速度，然后当形成用于连续连接至少三个连接端子的导线时进行针脚接合。 此外，通过减少形成的接合球的数量，可以减少缺陷频率。 由此，提供了具有提高的可靠性的半导体封装。
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公开(公告)号：KR1020140039604A
公开(公告)日：2014-04-02
申请号：KR1020120105949
申请日：2012-09-24
Applicant: 삼성전자주식회사
CPC classification number: H01L2224/16225 , H01L2224/32225 , H01L2224/73204 , H01L2924/00
Abstract: A semiconductor package includes a substrate, a first chip which has a first flat surface which is opposite to a surface which faces the substrate, an under fill pattern which fills a space between the substrate and the first chip, covers the sidewalls of the first chip, and has a second flat surface on the same plane as the first flat surface, and a second chip which is stacked on the first flat surface of the first chip.
Abstract translation: 半导体封装包括基板，具有与面向基板的表面相对的第一平坦表面的第一芯片，填充基板和第一芯片之间的空间的填充图案，覆盖第一芯片的侧壁 并且在与第一平面相同的平面上具有第二平坦表面，以及堆叠在第一芯片的第一平坦表面上的第二芯片。
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公开(公告)号：KR1020130073337A
公开(公告)日：2013-07-03
申请号：KR1020110141130
申请日：2011-12-23
Applicant: 삼성전자주식회사
IPC: H01L21/58
CPC classification number: H01L21/67144 , H01L2924/0002 , Y10T156/1744 , Y10T156/1746 , Y10T156/1761 , Y10T156/1776 , H01L2924/00
Abstract: PURPOSE: An apparatus for bonding a semiconductor chip is provided to improve productivity by simplifying a multi stack package process. CONSTITUTION: A transfer rail transfers a substrate. A loading member (120a,120b) loads the substrate. An unloading member (130a,130b) unloads the substrate. A first wafer supply unit supplies a first wafer including a first semiconductor chip. A bonding unit (150a,150b) attaches the first semiconductor chip to the substrate.
Abstract translation: 目的：提供用于接合半导体芯片的装置，以通过简化多堆叠封装工艺来提高生产率。 传输轨道传输基板。 加载部件（120a，120b）装载基板。 卸载部件（130a，130b）卸载基板。 第一晶片供应单元提供包括第一半导体芯片的第一晶片。 接合单元（150a，150b）将第一半导体芯片附接到基板。
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公开(公告)号：KR1020060035070A
公开(公告)日：2006-04-26
申请号：KR1020040084398
申请日：2004-10-21
Applicant: 삼성전자주식회사
CPC classification number: H01L2924/0002 , H01L2924/00
Abstract: 본 발명은 복수의 반도체 패키지를 적층한 3차원 구조를 갖는 반도체 패키지 모듈에 있어서, 기계적 접합 강도의 신뢰성을 향상시킬 수 있고 또 방열성을 높일 수 있는 반도체 패키지 모듈을 제공한다. 본 발명의 실시예에 따른 반도체 패키지 모듈은 인쇄회로기판과 봉지재료를 포함하는 반도체 패키지가 적층되는 구조에 있어, 적층된 각 반도체 패키지는 접속단자에 의해 접속되는 한편 제1 접착수단에 의해서도 접속되기 때문에 기계적 접속의 신뢰성을 높일 수 있을 뿐만 아니라 방열성능이 향상된다.
반도체 패키지 모듈, 적층, 기계적 접합 강도, 방열성, 모 기판, 충격실험, 열응력-
Patent Agency Ranking
公开(公告)号：KR1020050097586A
公开(公告)日：2005-10-10
申请号：KR1020040022666
申请日：2004-04-01
Applicant: 삼성전자주식회사
IPC: H01L23/12
CPC classification number: H01L24/32 , H01L21/78 , H01L23/3128 , H01L24/05 , H01L24/48 , H01L24/49 , H01L24/73 , H01L25/0655 , H01L25/0657 , H01L25/50 , H01L29/0657 , H01L2224/0401 , H01L2224/04042 , H01L2224/05553 , H01L2224/05554 , H01L2224/05556 , H01L2224/05599 , H01L2224/16225 , H01L2224/32145 , H01L2224/32225 , H01L2224/48091 , H01L2224/48095 , H01L2224/48227 , H01L2224/48247 , H01L2224/48465 , H01L2224/48471 , H01L2224/48479 , H01L2224/49175 , H01L2224/4945 , H01L2224/73204 , H01L2224/73265 , H01L2224/85051 , H01L2224/85191 , H01L2224/85399 , H01L2224/85986 , H01L2224/92247 , H01L2225/0651 , H01L2225/06555 , H01L2225/06562 , H01L2225/06582 , H01L2924/00014 , H01L2924/01004 , H01L2924/01005 , H01L2924/01006 , H01L2924/01019 , H01L2924/01023 , H01L2924/01027 , H01L2924/01033 , H01L2924/01051 , H01L2924/01057 , H01L2924/01068 , H01L2924/01074 , H01L2924/01078 , H01L2924/01082 , H01L2924/014 , H01L2924/10158 , H01L2924/12042 , H01L2924/14 , H01L2924/15311 , H01L2924/15787 , H01L2924/181 , H01L2924/1815 , H01L2924/19041 , H01L2224/85186 , H01L2224/45099 , H01L2924/00 , H01L2924/3512 , H01L2924/00012 , H01L2224/4554
Abstract: 본 발명은 인덴트 칩과, 그를 이용한 반도체 패키지 및 멀티 칩 패키지에 관한 것으로, 종래의 획일적인 사각 형태의 반도체 칩을 외측면에서 안쪽으로 적어도 하나 이상의 요부가 형성된 인덴트 칩으로 구현함으로써, 다양한 형태의 반도체 칩과, 그를 이용한 반도체 패키지 및 멀티 칩 패키지를 제공한다. 이로 인하여 인덴트 칩을 갖는 반도체 패키지 또한 다양한 형태로 구현이 가능하여, 반도체 패키지가 실장되는 기판에의 실장 밀도를 높이는 등 공간 활용효율을 높일 수 있다. 그리고 인덴트 칩을 포함한 반도체 칩들을 평면적으로 배선기판에 실장하여 멀티 칩 패키지로 구현시, 다양한 형태의 인덴트 칩을 활용함으로써 배선기판에의 실장 밀도를 높이는 등 공간활용 효율을 높일 수 있다. 또한 인덴트 칩을 적층한 멀티 칩 패키지 구현시, 피적층 인덴트 칩의 칩 패드가 노출되게 적층 인덴트 칩에 요부를 형성함으로써, 적층되는 인덴트 칩의 실장 면적의 증가없이 적층되는 인덴트 칩 두께의 합에 대응되는 두께로 칩 적층을 구현할 수 있다.
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67.发明公开웨이퍼 레벨 칩 스케일 패키지, 그를 적층한 적층 패키지및 그 제조 방법 有权WAFER LEVEL CHIP SCALE包装，其包装及其制造方法，以减少半导体芯片的厚度和维持芯片尺寸包装的强度
公开(公告)号：KR1020040083796A
公开(公告)日：2004-10-06
申请号：KR1020030018446
申请日：2003-03-25
Applicant: 삼성전자주식회사
IPC: H01L23/12
CPC classification number: H01L24/10 , H01L23/481 , H01L23/49816 , H01L24/13 , H01L25/0657 , H01L2224/05001 , H01L2224/05022 , H01L2224/05548 , H01L2224/056 , H01L2224/13 , H01L2224/13099 , H01L2224/14181 , H01L2224/16 , H01L2225/06517 , H01L2225/0652 , H01L2225/06541 , H01L2225/06572 , H01L2225/06593 , H01L2924/01004 , H01L2924/01005 , H01L2924/01006 , H01L2924/01013 , H01L2924/01015 , H01L2924/01029 , H01L2924/01033 , H01L2924/01039 , H01L2924/01078 , H01L2924/01079 , H01L2924/01082 , H01L2924/014 , H01L2924/12042 , H01L2924/14 , H01L2924/1433 , H01L2924/00 , H01L2924/00014 , H01L2224/05124
Abstract: PURPOSE: A wafer level chip scale package, a stacked package thereof, and a fabricating method thereof are provided to reduce thickness of a semiconductor chip and maintain intensity of a chip scale package by adhering a wiring substrate on a back side of the semiconductor chip. CONSTITUTION: A semiconductor chip(34) includes an active side and a back side opposite to the active side. A plurality of chip pads(31) are formed on the active side. A via(37) is formed on the chip pad. An insulating layer(38) is formed on an inner side of the via. A plug(50) is formed in the inside of the via and is electrically connected to the chip pad. A wiring substrate is adhered on the back side of the semiconductor chip. A substrate pad(45) is formed on an upper face of the wiring substrate. The substrate pad is electrically connected to the plug. A connection pad(47) is formed on a lower face of the wiring substrate opposite to the upper face of the wiring substrate. The connection pad is electrically connected to the substrate pad.
Abstract translation: 目的：提供晶片级芯片级封装，其堆叠封装及其制造方法，以通过将布线基板粘附在半导体芯片的背面上来减小半导体芯片的厚度并保持芯片尺寸封装的强度。 构成：半导体芯片（34）包括有源侧和与有源侧相反的后侧。 在活动侧形成多个芯片焊盘（31）。 通孔（37）形成在芯片垫上。 绝缘层（38）形成在通孔的内侧。 插头（50）形成在通孔的内部，并与芯片焊盘电连接。 布线基板粘附在半导体芯片的背面。 衬底衬垫（45）形成在布线衬底的上表面上。 衬底焊盘电连接到插头。 在布线基板的与布线基板的上表面相对的下表面上形成有连接焊盘（47）。 连接焊盘电连接到衬底焊盘。
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公开(公告)号：KR1020020007810A
公开(公告)日：2002-01-29
申请号：KR1020000041288
申请日：2000-07-19
Applicant: 삼성전자주식회사
IPC: H01L23/34
Abstract: PURPOSE: A semiconductor device module is provided to minimize stress applied to a solder junction part between a semiconductor device and a printed circuit board, by minimizing displacement caused by thermal expansion of a heat spreader as the temperature of a periodic temperature test varies. CONSTITUTION: An integrated circuit chip is built in semiconductor devices(10). The semiconductor chips are mounted on a printed circuit board(PCB)(20) composed of circuit patterns for an electrical connection. The semiconductor device module includes the heat spreader(34) mounted on the PCB. A slot is formed on the heat spreader.
Abstract translation: 目的：提供一种半导体器件模块，用于通过使周期性温度测试的温度变化而使散热器的热膨胀产生的位移最小化来最小化施加到半导体器件和印刷电路板之间的焊接部分的应力。 构成：集成电路芯片内置在半导体器件（10）中。 半导体芯片安装在由用于电连接的电路图案组成的印刷电路板（PCB）（20）上。 半导体器件模块包括安装在PCB上的散热器（34）。 在散热器上形成一个槽。
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公开(公告)号：KR1019990084928A
公开(公告)日：1999-12-06
申请号：KR1019980016996
申请日：1998-05-12
Applicant: 삼성전자주식회사
IPC: H01L21/50
Abstract: 양산성을 향상시키고 및 처리 비용을 절감할 수 있는 칩 상태의 반도체 소자를 처리하기 위한 패키지형 캐리어 및 이를 이용한 칩 탑재 방법에 관해 개시한다. 이를 위해 본 발명은 내부가 공동(空洞)으로 빈 패키지 형상의 ① 캐리어 본체와, 캐리어 본체 측면에서 외부로 돌출된 ② 외부 리드(Outer leads)와, 캐리어 본체 측면에 구성된 ③ 칩 탑재 통로와, 캐리어 본체 공동의 바닥에 구성된 ④ 칩 탑재 평판(chip mounting plate)과, 칩 탑재 평판 상부에 구성된 절연기판에 도전 패턴을 형성한 ⑤ 내부 연결기판(Inner connection plate)과, 칩 탑재 평판에 고정되어 내부 연결기판을 통해 상기 캐리어 본체 외부로 돌출되는 ⑥ 칩 탑재용 지지대를 구비하는 것을 특징으로 하는 칩 상태의 반도체 소자를 처리하기 위한 패키지형 캐리어(Package type carrier) 및 칩 탑재 방법을 제공한다.
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公开(公告)号：KR100169818B1
公开(公告)日：1999-02-18
申请号：KR1019950049662
申请日：1995-12-14
Applicant: 삼성전자주식회사
IPC: H01L21/60
CPC classification number: H01L2224/11 , H01L2924/00012
Abstract: 본 발명은 반도체 패키지의 마이크로 범프의 제조방법에 관한 것으로서, 더욱 상세하게는 반도체 칩의 상부에 형성하는 마이크로 범프의 제조방법에 있어서 전극패드의 상부에 절연필름을 형성하여 마이크로 범프를 제조하는 반도체 패키지의 마이크로 범프 제조방법에 관한 것이다.
본 발명은, 반도체 소자의 마이크로 범프를 제조하는 방법에 있어서, 상기 반도체 소자의 상부에 절연 필름이 형성되는 단계와, 상기 절연 필름의 상부에 금속 마스크가 형성되는 단계로 이루어지는 것을 특징으로 하는 반도체 소자의 마이크로 범프 제조방법을 제공한다.
따라서, 상기 전술한 바에 의하면, 반도체 칩상의 전극패드와 접속하는 계면의 면적을 증가시켜 주므로써 보다 균일하고 접착강도가 높은 범프형상을 얻을 수 있고, 절연필름에 의한 절연성이 향상되는 장점이 있다.
또한, 간단한 공정으로 좋은 금속범프의 제조를 가능하게 해주며, 반도체 칩상에 남아 있는 절연성 폴리머는 기판과의 접합시 절연성을 좋게 하고, 접합응력을 감소시켜 주는 효과가 있다.
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