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公开(公告)号：KR1019990018510A
公开(公告)日：1999-03-15
申请号：KR1019970041696
申请日：1997-08-27
Applicant: 한국전자통신연구원
IPC: G01H17/00
Abstract: 본 발명은 고효율 마이크로파 및 밀리미터파의 검출기와 그 제조방법에 관한 것으로, 특히 전자의 측면 양자 구속에 의한 에너지 양자화 효과를 이용한 고효율 마이크로파 및 밀리미터파의 검출기와 그 제조방법에 관한 것이다.
반도체에서 전자의 운동 방향이 어느 한 방향으로 상기 전자의 드브로이파장 정도의 길이에 구속되면 그 방향에 해당되는 전자의 에너지는 양자화 된다. 따라서 상기 양자화된 에너지 준위는 구속 길이와 직접적인 관계가 있으므로 상기 구속길이를 변화시켜 양자화된 에너지 준위의 간격을 조절한다. 조절된 에너지 준위를 마이크로파 및 밀리미터파에 해당되는 에너지와 일치시키므로써 마이크로파 및 밀리미터파의 흡수를 유도하고 이에 따르는 광전효과로 마이크로파 및 밀리미터파를 검출한다.
본 발명은 마이크로파 및 밀리미터파의 에너지 양을 검출하거나, 초고주파 대역의 무선이동통신 시그널의 고효율 수신 및 필터링에 이용된다.-
公开(公告)号：KR1019980028590A
公开(公告)日：1998-07-15
申请号：KR1019960047707
申请日：1996-10-23
Applicant: 한국전자통신연구원
IPC: H01L39/00
Abstract: 본 발명은 초전도 미세선 구조를 이용한 고감도 전자파 감지기 또는 증폭기 소자에 관한 것으로서, 그 전자파 감지소자는 초전도체 물질로 이루어진 0.2μm 이하 폭의 미세선과, 이 미세선의 양단에 1μm 이상의 폭의 동일 물질의 리드(leads)를 연결시킨 바이어스 전류 및 전자파의 입력단자와, 그리고 그 미세선의 중앙에 부착되는 전압 출력단자로 구성된 것이다.
이러한 전자파 감지소자는 작동 온도가 초전도 미세선의 초전도 전이 온도 부근이며, 감지할 수 있는 전자파의 주파수 대역이 초전도 물질의 갭 에너지를 플랭크(Planck)상수로 나눈 값 이하이다.
이 전자파 감지소자는 감지된 전자파로 인해 미세선 상태의 변환이 유도되어, 즉 저항이 없는 초전도 상태에서 저항이 존재하는 상태로의 변환이 유도되어 그 상태 변화를 바이어스 전류에 의한 전압강하로서 감지하여 전자파를 감지하는 것이다.-
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公开(公告)号：KR1019940016980A
公开(公告)日：1994-07-25
申请号：KR1019920023353
申请日：1992-12-04
Applicant: 한국전자통신연구원
IPC: H01L39/00
Abstract: 본 발명은 극히 얇은 Mo-C초전도체 박막을 사용하여 field effect에 의한 페르미 에너지 부근의 전자상태밀도의 변화를 유도하고, 이에 따라서 초전도 전이온도를 변화시킴으로써 외부온도를 일정히 고정시켰을 경우 초전도상태와 정상 금속 상태사이를 switch할 수 있도록 하는 새로운 초전도 전계효과 트랜지스터 소자(Field Effect Superconduction Transistor)의 제조방법에 관한 것으로 Mo-C초박막을 이용하여 초전도 전계효과 트랜지스터의 제조방법에 있어서, 스퍼터링 박막장치를 이용하여 아르곤과 아세틸렌 또는 메탄가스를 혼합한 분위기에서 Mo을 상온에서 스퍼터링하여, 절연기판(10)상에 Mo-C막(20)을 증착하는 공정과, 상기 Mo-C막(20)상에 소정패턴의 포토레지스트를 이용하여 절연막(30)을 형성하는 공정과, 상기 절연막(30)과 상기 Mo-C막(20)상에 리프트-오프방법 로 전극(40G,40S,40G)을 형성하는 공정을 포함한 것이다.
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Patent Agency Ranking
公开(公告)号：KR1019930022586A
公开(公告)日：1993-11-24
申请号：KR1019920006000
申请日：1992-04-10
Applicant: 한국전자통신연구원
IPC: H01L29/73
Abstract: 본 발명은 Aharonov-Bohm 효과를 응용한 실리콘 양자간섭 트랜지스터(silicon quantum interference transistor)의 제조방법에 관한 것으로, 0.1㎛폭의 소자를 제조하는데 요구되는 다층 레지스트를 사용하는 대신 단층 레지스트와 SiO
2 박막 식각공정을 이용하여 보다 간단히 오버행(overhang)구조를 형성하고, 아신(AsH
3 )가스 분위기에서 고온으로 열처리하여 전기 전도도를 증가시키며, 게이트 금속 단자면을 전자의 한쪽 통로 위에 소자의 성장면과 평행하게 올려놓음으로써 게이트 밑을 통과하는 전자가 정전압을 받도록 하여 게이트 전압의 요동에 의해 효과를 줄이고 낮은 게이트 임계전압 및 높은 상호 콘덕턴스(transconductance)를 갖도록 하는 것이 특징이다.-
公开(公告)号：KR100523839B1
公开(公告)日：2005-10-27
申请号：KR1020020061073
申请日：2002-10-07
Applicant: 한국전자통신연구원
IPC: H01L21/027 , B82Y40/00
CPC classification number: H01L21/32137 , H01L21/3065
Abstract: 본 발명은 건식 리소그라피 방법 및 이를 이용한 게이트 패턴 형성방법을 제시한다. 본 발명은, 실리콘으로 이루어진 패턴전사 대상물을 준비하는 단계와, 상기 패턴전사 대상물에 대하여 남아 있기를 원하는 부분에 전자선을 선택적으로 조사하는 단계 및 상기 전자선이 조사된 부분과 상기 전자선이 조사되지 않은 부분의 식각 속도차를 이용한 반응이온식각 공정을 실시하여 전자선이 조사되지 않은 부분의 상기 패턴전사 대상물을 제거하는 단계를 포함하는 건식 리소그라피 방법을 제공한다. 본 발명에 의하면, 습식 공정을 하나도 포함하지 않는 건식 공정이기 때문에 리소그라피를 포함하는 다수의 공정을 통합한 클러스터 시스템의 구성을 가능하게 하고, 공정 도중 웨이퍼를 대기에 노출시키지 않음으로서 차후 나노 크기의 신뢰도가 높은 가공 공정 및 생산 비용 절감에 유리하다.
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公开(公告)号：KR100450749B1
公开(公告)日：2004-10-01
申请号：KR1020010086529
申请日：2001-12-28
Applicant: 한국전자통신연구원
IPC: H01L21/203 , B82Y40/00
CPC classification number: C23C14/28 , B82Y20/00 , C23C14/16 , Y10T117/10
Abstract: A method of manufacturing Er-doped silicon nano-dot arrays and a laser ablation apparatus are provided. In the method, a target having a silicon region and an erbium region is prepared. A silicon substrate is introduced opposite to the target. Laser light is irradiated onto the target, a plume containing silicon ablated from the silicon region and erbium ablated from the erbium region is generated, and an Er-doped silicon film is deposited on the silicon substrate from the plume. The Er-doped silicon film is patterned.
Abstract translation: 提供了一种制造掺铒硅纳米点阵列的方法和激光烧蚀装置。 在该方法中，准备具有硅区域和铒区域的靶。 将硅衬底引入目标的对面。 将激光照射到靶上，产生包含从硅区域烧蚀的硅和从铒区烧蚀的铒的羽流，并且从羽流在硅基板上淀积掺铒硅膜。 铒掺杂的硅膜被图案化。
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公开(公告)号：KR100401130B1
公开(公告)日：2003-10-10
申请号：KR1020010016190
申请日：2001-03-28
Applicant: 한국전자통신연구원
IPC: H01L29/78
CPC classification number: H01L29/78642 , H01L27/1203 , Y10S977/712 , Y10S977/721 , Y10S977/723 , Y10S977/887
Abstract: The present invention relates to an ultra small size vertical MOSFET device having a vertical channel and a source/drain structure and a method for the manufacture thereof by using a silicon on insulator (SOI) substrate. To begin with, a first silicon conductive layer is formed by doping an impurity of a high concentration into a first single crystal silicon layer. Thereafter, a second single crystal silicon layer with the impurity of a low concentration and a second silicon conductive layer with the impurity of the high concentration are formed on the first silicon conductive layer. The second single crystal silicon layer and the second silicon conductive layer are vertically patterned into a predetermined configuration. Subsequently, a gate insulating layer is formed on entire surface. Then, an annealing process is carried out to diffuse the impurities in the first silicon conductive layer and the second silicon conductive layer into the second single crystal layer, thereby forming a source contact, a drain contact and a vertical channel. Finally, a gate electrode is formed on side walls of the vertical channel.
Abstract translation: 具有垂直沟道和源极/漏极结构的超小尺寸垂直MOSFET器件及其制造方法技术领域本发明涉及一种具有垂直沟道和源极/ 首先，通过向第一单晶硅层中掺杂高浓度的杂质形成第一硅导电层。 之后，在第一硅导电层上形成具有低浓度杂质的第二单晶硅层和具有高浓度杂质的第二硅导电层。 第二单晶硅层和第二硅导电层垂直构图成预定的构造。 随后，在整个表面上形成栅极绝缘层。 然后，执行退火工艺以将第一硅导电层和第二硅导电层中的杂质扩散到第二单晶层中，从而形成源极接触，漏极接触和垂直沟道。 最后，在垂直沟道的侧壁上形成栅电极。
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公开(公告)号：KR100397370B1
公开(公告)日：2003-09-13
申请号：KR1020010066742
申请日：2001-10-29
Applicant: 한국전자통신연구원
IPC: H01L21/265
CPC classification number: H01L29/66598 , H01L21/2255 , H01L21/3115 , H01L21/31155 , H01L29/6659
Abstract: A method of fabricating an integrated circuit having shallow junctions is provided. A SOG layer containing impurities is formed on a semiconductor substrate. Impurity ions are additionally implanted into the SOG layer by a plasma ion implantation method to increase the concentration of impurities in the SOG layer. The impurity ions contained in the SOG layer having the increased concentration of impurities are rapidly heat-treated and diffused into the semiconductor substrate by a solid phase diffusion method to form shallow junctions. As a result, the concentration of impurities is precisely controlled by the plasma ion implantation method, and impurity ions are not directly implanted into the semiconductor substrate. Thus, the crystal structure of the semiconductor substrate is not damaged. Moreover, if the method of fabricating the integration circuit having the shallow junctions is applied after a gate electrode is formed, a LDD region and a highly doped source/drain region can be formed by a self-aligned method.
Abstract translation: 提供了一种制造具有浅结的集成电路的方法。 包含杂质的SOG层形成在半导体衬底上。 杂质离子通过等离子体离子注入方法另外注入到SOG层中以增加SOG层中杂质的浓度。 杂质浓度增加的SOG层中包含的杂质离子被快速热处理并通过固相扩散方法扩散到半导体衬底中以形成浅结。 结果，通过等离子体离子注入法精确地控制杂质浓度，并且杂质离子不直接注入到半导体衬底中。 因此，半导体衬底的晶体结构不被损坏。 而且，如果在形成栅电极之后施加具有浅结的集成电路的制造方法，则可以通过自对准方法形成LDD区和高掺杂源极/漏极区。
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