公开(公告)号：KR1020110064889A

公开(公告)日：2011-06-15

申请号：KR1020090121660

申请日：2009-12-09

Applicant: 한국전자통신연구원

Inventor： 이종민

IPC: H01L29/737

CPC classification number: H01L27/0605 ,  H01L29/66318 ,  H01L29/7371

Abstract: PURPOSE: A single substrate monolithic microwave integrated circuit device and manufacturing method thereof are provided to simultaneously form a wire of an HBT(Hetero-junction Bipolar Transistor) and a lower electrode of a capacitor, thereby stably forming an HBT, a capacitor, and a resistance pattern on a single substrate. CONSTITUTION: An HBT is formed on a substrate(100). A lower electrode(176) of a capacitor is formed on a substrate separate from the HBT and a wire of the HBT. An upper electrode(185) of the capacitor and a resistance pattern(186) are formed on a first insulating film by second metal. The edge of the upper electrode is separate from the edge of the lower electrode.

Abstract translation: 目的：提供单个基板单片微波集成电路器件及其制造方法，以同时形成HBT（异质结双极晶体管）和电容器的下电极的导线，从而稳定地形成HBT，电容器和 电阻图案在单个基板上。 构成：在基板（100）上形成HBT。 电容器的下电极（176）形成在与HBT和HBT的导线分开的基板上。 电容器的上电极（185）和电阻图形（186）通过第二金属形成在第一绝缘膜上。 上电极的边缘与下电极的边缘分离。

公开(公告)号：KR1020100061283A

公开(公告)日：2010-06-07

申请号：KR1020090028546

申请日：2009-04-02

Applicant: 한국전자통신연구원

Inventor： 김성일 ,  이종민 ,  민병규 ,  이경호 ,  윤형섭 ,  남은수

IPC: H03F1/30 ,  H03F3/20

CPC classification number: H03F1/0211 ,  H03F1/302 ,  H03F3/191

Abstract: PURPOSE: A bias circuit of a power amplifier is provided to control a bias current by controlling bias resistance or a bias control current. CONSTITUTION: A bias circuit comprises a reference voltage terminal(10), a bias terminal(20), and an output terminal(30). The reference voltage terminal is connected to a bias resistance. The bias resistance is connected to a first capacitor, a base of a first transistor, a collector of a second transistor, and a base of a third transistor. The bias terminal is connected to the first capacitor and the collector of the first transistor. The output terminal is connected to the collector of the third transistor. The output terminal is connected to a power amplifier in order to transfer a bias current.

Abstract translation: 目的：提供功率放大器的偏置电路，通过控制偏置电阻或偏置控制电流来控制偏置电流。 构成：偏置电路包括参考电压端子（10），偏置端子（20）和输出端子（30）。 参考电压端子连接到偏置电阻。 偏置电阻连接到第一电容器，第一晶体管的基极，第二晶体管的集电极和第三晶体管的基极。 偏置端子连接到第一晶体管的第一电容器和集电极。 输出端子连接到第三晶体管的集电极。 输出端子连接到功率放大器以传送偏置电流。

公开(公告)号：KR100860073B1

公开(公告)日：2008-09-24

申请号：KR1020070046853

申请日：2007-05-15

Applicant: 한국전자통신연구원

Inventor： 민병규 ,  이종민 ,  김성일 ,  주철원 ,  이경호

IPC: H01L29/737

Abstract: 본 발명은 이종 접합 바이폴라 트랜지스터 제조방법에 관한 것으로, 본 이종 접합 바이폴라 트랜지스터는 기판 상에 부컬렉터층, 컬렉터층, 베이스층, 에미터층 및 에미터 캡층을 형성하는 단계; 상기 에미터 캡층 상부에 에미터 전극을 형성하는 단계; 상기 에미터 전극 하부에 형성된 상기 에미터 캡층과 상기 에미터 층을 식각하여 상기 베이스 층을 노출시키는 단계; 상기 노출된 베이스 층 상에 베이스 전극을 형성하는 단계; 상기 베이스 전극 하부에 형성된 상기 베이스층과 상기 컬렉터층을 식각하여 상기 부컬렉터층을 노출시키는 단계; 상기 부컬렉터층 상에 컬렉터 전극을 형성하는 단계; 및 상기 부컬렉터층을 식각하는 단계; 상기 부컬렉터층이 식각된 상기 기판 전면에 절연층을 형성하는 단계; 상기 에미터 전극, 베이스 전극 및 컬렉터 전극 및 기판의 상단이 노출되도록 상기 절연층을 전면적으로 이방성 식각하는 단계; 및 일측부는 상기 기판 상에 타측부는 상기 베이스 전극에 형성되며, 이들을 연결하는 베이스 연결선을 포함하는 베이스 패드를 형성하는 단계를 포함한다.
이에 따라, 베이스패드를 베이스전극을 포함한 소자영역으로부터 분리시킴으로써, 베이스-컬렉터 커패시턴스의 증가를 제거할 수 있으며, 또한, 에어 브리지(air-bridge) 연결선 형성 기술에서 발생하는 과도한 하부식각을 제거할 수 있어 이종접합 바이폴라 트랜지스터를 안정적으로 제작할 수 있다.
이종접합 바이폴라 트랜지스터, 메사식각, 베이스 전극, 베이스 연결선, 베이스패드, 커패시턴스

公开(公告)号：KR1020080052177A

公开(公告)日：2008-06-11

申请号：KR1020070043334

申请日：2007-05-04

Applicant: 한국전자통신연구원

Inventor： 김성일 ,  민병규 ,  이종민 ,  주철원 ,  이경호

IPC: H01L29/737

CPC classification number: H01L29/66318 ,  H01L29/0817

Abstract: A heterojunction bipolar transistor is provided to separate an emitter from a base by additionally using a dielectric on the lateral surface of an emitter so that a partition is formed. A sub collector layer(110), a collector layer(120), a base layer(130), an emitter layer(140) and an emitter cap layer(150) are sequentially stacked on a substrate(100). An emitter electrode(160) is formed on the emitter cap layer. A first dielectric layer is formed on both lateral surfaces of the emitter electrode. The emitter cap layer and the emitter layer are etched by using the emitter electrode as a mask so that the base layer is exposed and an emitter(170) of a mesa type is formed. A second dielectric layer is formed on the lateral surface of the first dielectric layer and the emitter of the mesa type. A base electrode(180) is formed on the exposed base layer by using the emitter electrode as a mask, self-aligned with the emitter electrode. The base layer and the collector layer can be etched to expose the sub collector layer, and a collector electrode can be formed on the sub collector.

Abstract translation: 提供了一种异质结双极晶体管，通过额外地使用发射极的侧表面上的电介质将发射​​极与基极分离，从而形成隔板。 在基板（100）上依次层叠副集电极层（110），集电极层（120），基极层（130），发射极层（140）和发射极覆盖层（150）。 发射极电极（160）形成在发射极盖层上。 在发射电极的两个侧表面上形成第一电介质层。 通过使用发射电极作为掩模来蚀刻发射极覆盖层和发射极层，从而露出基极层并形成台面型发射极（170）。 在第一电介质层的侧面和台面型的发射体上形成第二电介质层。 通过使用发射电极作为掩模，在曝光的基底层上形成基极（180），与发射电极自对准。 可以对基底层和集电体层进行蚀刻以露出副集电极层，并且集电极可以形成在副集电极上。

公开(公告)号：KR100641055B1

公开(公告)日：2006-11-02

申请号：KR1020050121441

申请日：2005-12-12

Applicant: 한국전자통신연구원

Inventor： 이종민 ,  민병규 ,  김성일 ,  주철원 ,  이경호

IPC: H01L29/73

Abstract: A compound semiconductor bipolar transistor and a fabrication method are provided to improve safety of a device and to reduce a whole are of layout. A compound semiconductor bipolar transistor device includes a sub collector layer(111), a collector layer(112), a base layer(113), an emitter layer(114), and an emitter cap layer(115) that are sequentially filed on a half insulation substrate(100). A collector electrode(123) is located on the sub collector layer, a base electrode(122) is located on the base layer, and an emitter electrode(121) is located on the emitter cap layer. An insulation layer(130) exposes the emitter electrode, the base electrode, and the collector electrode, and covers the transistor. A metal interconnection(150) connects the emitter electrode, the base electrode, and the collector electrode. A capacitor(160) comprises the sub collector layer, a sub electrode located on the other sub collector of the other region, the insulation layer, and a portion of the metal interconnection. A resistance is located on the insulation layer.

Abstract translation: 提供了一种化合物半导体双极晶体管及其制造方法，以提高器件的安全性并减少整体布局。 化合物半导体双极型晶体管器件包括依次堆积在集电极层（111），集电极层（112），基极层（113），发射极层（114）和发射极覆盖层（115） 半绝缘基板（100）。 集电极（123）位于子集电极层上，基极（122）位于基极层上，发射极（121）位于发射极盖层上。 绝缘层（130）暴露发射极电极，基极电极和集电极电极，并覆盖晶体管。 金属互连（150）连接发射极电极，基极电极和集电极电极。 电容器（160）包括副集电极层，位于另一区域的另一副集电极上的副电极，绝缘层以及金属互连的一部分。 电阻位于绝缘层上。

公开(公告)号：KR100636595B1

公开(公告)日：2006-10-23

申请号：KR1020040090673

申请日：2004-11-09

Applicant: 한국전자통신연구원

Inventor： 민병규 ,  이종민 ,  김성일 ,  주철원 ,  이경호

IPC: H01L29/737

CPC classification number: H01L29/66318 ,  H01L29/7371

Abstract: 본 발명은 이종접합 바이폴라 트랜지스터의 제조방법에 관한 것으로, 보다 상세하게는 기판 상에 서브 컬렉터층, 컬렉터층, 베이스층, 에미터층 및 에미터캡층을 순차적으로 적층하는 단계와, 상기 에미터캡층 상부에 에미터 전극을 형성하는 단계와, 상기 에미터 전극을 마스크로 하여 상기 기판에 수직 및 역경사 방향으로 상기 에미터캡층 및 상기 에미터층을 순차적으로 식각하여 상기 베이스층이 노출되도록 메사형태의 에미터를 형성하는 단계와, 상기 에미터 전극을 마스크로 하여 노출된 상기 베이스층의 상부에 상기 에미터 전극과 자기정렬되는 베이스전극을 형성하는 단계를 포함함으로써, 메사형태의 에미터와 베이스 전극간의 간격을 최소화하고 재현성 있게 제어할 수 있으며, 고주파 특성이 우수한 자기정렬 소자를 구현할 수 있는 효과가 있다.
이종접합 바이폴라 트랜지스터, 자기정렬, 결정이방성, 메사식각, 에미터 전극, 베이스 전극

公开(公告)号：KR1020060067080A

公开(公告)日：2006-06-19

申请号：KR1020050027862

申请日：2005-04-04

Applicant: 한국전자통신연구원

Inventor： 주철원 ,  민병규 ,  이종민 ,  김성일 ,  강영일 ,  이경호

IPC: H01L21/60 ,  H01L23/12

CPC classification number: H01L24/81

Abstract: 본 발명은 플립 칩 본딩방법에 관한 것으로, 반도체 칩의 패드 상에 금속범프를 형성하는 단계와, 상기 금속범프의 말단에 소정두께의 전도성 접착제를 형성하는 단계와, 열 접합공정을 통해 상기 반도체 칩을 미리 마련된 반도체 기판의 패드에 접합시키는 단계를 포함함으로써, 원가가 절감되고 공정이 간편해질 뿐만 아니라 열 방출이 원활하게 할 수 있는 효과가 있다.
플립 칩, 반도체 기판, 반도체 칩, 전도성 접착제, 실버 에폭시, 이방 전도성 필름(ACF), 금속범프

公开(公告)号：KR100568067B1

公开(公告)日：2006-04-05

申请号：KR1020030073166

申请日：2003-10-20

Applicant: 한국전자통신연구원

Inventor： 주철원 ,  민병규 ,  이경호 ,  김성일 ,  이종민 ,  강영일 ,  남은수 ,  조경익

IPC: H01L21/28

Abstract: 본 발명은 리프트오프 방법을 이용함에 따른 재현성 저하를 개선시키는데 적합한 화합물반도체소자의 금속배선 형성 방법을 제공하기 위한 것으로, 본 발명은 기판 상부에 접착력 강화를 위한 티타늄(Ti)과 전기도금을 위한 시드 역할을 하는 금(Au)을 순차적으로 형성하는 단계, 상기 금(Au) 상에 금속배선예정영역을 오픈시키는 감광막패턴을 형성하는 단계, 상기 금속배선예정영역에 금속배선 역할을 하는 금(Au)을 전기도금법으로 형성하는 단계, 상기 감광막패턴을 제거하는 단계, 및 상기 티타늄, 금 및 금속배선용 금의 순서로 적층된 금속배선구조를 형성하기 위해 불산용액을 이용하여 습식식각하는 단계를 포함하여, 리프트오프방법이 아닌 습식식각법을 이용하므로써 재현성이 우수하면서 깨끗한 금속배선을 형성할 수 있는 효과가 있다.
화합물반도체소자, HBT, 금속배선, 시드금속, 전기도금, 리프트오프, 습식식각, 불산용액, Au

公开(公告)号：KR100494559B1

公开(公告)日：2005-06-13

申请号：KR1020020072689

申请日：2002-11-21

Applicant: 한국전자통신연구원

Inventor： 민병규 ,  김성일 ,  이종민 ,  이경호 ,  주철원 ,  조경익 ,  강영일

IPC: H01L29/737

Abstract: 본 발명은 에미터 렛지(emitter ledge)를 갖는 이종접합 쌍극자 트랜지스터 및 그 제조방법에 관한 것으로, 베이스 전극과 에미터 렛지간의 간격이 정밀하게 제어된 이종접합 쌍극자 트랜지스터 및, 추가적인 마스크의 사용없이 정밀한 렛지 보호막을 형성시킬 수 있는 이종접합 쌍극자 트랜지스터 제조방법을 제공하는 데에 그 목적이 있다. 본 발명의 이종접합 쌍극자 트랜지스터 제조방법에서는, 에미터 메사 형성시 소정 두께의 에미터층을 잔류시켜 에미터 렛지층으로 사용하고, 에미터 메사와 잔류 에미터층 위에 유전체층을 형성하여 식각 마스크로 사용함으로써 에미터층의 측면 식각이 최대한으로 억제된 정밀한 크기의 에미터 렛지를 형성한다. 종래 제조방법에 비하여 식각 정밀도를 향상시킬 수 있으므로 소자 특성에 변화가 없는 균일한 소자의 제조로 수율 향상을 도모할 수 있다.

公开(公告)号：KR1020050052651A

公开(公告)日：2005-06-03

申请号：KR1020030085822

申请日：2003-11-28

Applicant: 한국전자통신연구원

Inventor： 이경호 ,  민병규 ,  김성일 ,  이종민 ,  주철원 ,  남은수

IPC: H01L29/737

Abstract: 절연막 리프트-오프(lift-off)를 활용한 이종접합 쌍극자 트랜지스터(Heterojunction Bipolar Transistor : HBT) 마이크로웨이브 단일기판 집적회로(Monolithic Microwave Integrated Circuit : MMIC) 제작방법을 제시한다. 본 발명에서는 HBT MMIC의 제작에서 필수적인 비아(via)를 형성하기 위하여 형상반전패턴인 포토레지스트 패턴을 형성한 후, 양질의 절연막을 저온에서 증착한다. 그런 다음, 포토레지스트 패턴과 절연막을 동시에 리프트-오프하여 비아를 개방한다. 이렇게 함으로써, 고온의 절연막 증착 공정과 절연막 식각 공정으로 비아를 형성하던 종래에 비하여 전류이득 감소를 최소화할 수 있다.