公开(公告)号：US20150084202A1

公开(公告)日：2015-03-26

申请号：US14038248

申请日：2013-09-26

Applicant: Georg Seidemann ,  Sven Albers ,  Teodora Ossiander ,  Michael Skinner ,  Hans-Joachim Barth ,  Harald Gossner ,  Reinhard Mahnkoph ,  Christian Mueller ,  Wolfgang Molzer

Inventor： Georg Seidemann ,  Sven Albers ,  Teodora Ossiander ,  Michael Skinner ,  Hans-Joachim Barth ,  Harald Gossner ,  Reinhard Mahnkoph ,  Christian Mueller ,  Wolfgang Molzer

IPC: H01L23/00 ,  H01L25/00 ,  H01L25/065

CPC classification number: H01L24/09 ,  H01L24/03 ,  H01L24/05 ,  H01L24/06 ,  H01L24/08 ,  H01L24/13 ,  H01L24/16 ,  H01L24/48 ,  H01L24/80 ,  H01L24/81 ,  H01L25/0655 ,  H01L25/50 ,  H01L2224/03444 ,  H01L2224/0346 ,  H01L2224/03602 ,  H01L2224/0401 ,  H01L2224/04042 ,  H01L2224/05009 ,  H01L2224/05013 ,  H01L2224/05014 ,  H01L2224/05015 ,  H01L2224/05016 ,  H01L2224/05553 ,  H01L2224/05556 ,  H01L2224/05571 ,  H01L2224/05573 ,  H01L2224/0558 ,  H01L2224/05644 ,  H01L2224/05655 ,  H01L2224/05664 ,  H01L2224/06135 ,  H01L2224/06155 ,  H01L2224/06183 ,  H01L2224/08054 ,  H01L2224/08056 ,  H01L2224/08057 ,  H01L2224/08121 ,  H01L2224/08137 ,  H01L2224/08225 ,  H01L2224/09135 ,  H01L2224/09183 ,  H01L2224/1134 ,  H01L2224/131 ,  H01L2224/16137 ,  H01L2224/48137 ,  H01L2224/80201 ,  H01L2224/80895 ,  H01L2224/81203 ,  H01L2224/94 ,  H01L2924/00014 ,  H01L2924/1434 ,  H01L2224/03 ,  H01L2924/014 ,  H01L2224/45099 ,  H01L2224/45015 ,  H01L2924/207

Abstract: An apparatus comprises a first integrated circuit (IC) die that includes a top layer, a bottom surface, a sidewall surface extending from a top surface of the top layer to the bottom surface, and at least one multi-surface contact pad, a second IC die including a top layer, a bottom surface, a sidewall surface extending from a top surface of the top layer to the bottom surface, and at least one multi-surface contact pad, wherein the second IC die is arranged adjacent to the first IC die, and includes an electrically conductive bond in contact with at least one of the top surface or the side surface of the multi-surface contact pad of the first IC die and the top surface of the multi-surface contact pad of the second IC die.

Abstract translation: 一种装置包括第一集成电路（IC）芯片，其包括顶层，底表面，从顶层的顶表面延伸到底表面的侧壁表面，以及至少一个多表面接触垫，第二 IC芯片包括顶层，底面，从顶层的顶表面延伸到底表面的侧壁表面，以及至少一个多表面接触焊盘，其中第二IC管芯被布置为与第一IC 并且包括与第一IC管芯的多表面接触焊盘的顶表面或侧表面中的至少一个与第二IC管芯的多表面接触焊盘的顶表面接触的导电接合 。

公开(公告)号：US20130074331A1

公开(公告)日：2013-03-28

申请号：US13702173

申请日：2011-07-05

Applicant: Jean Brun

Inventor： Jean Brun

IPC: H05K13/04

CPC classification number: H05K13/046 ,  H01L23/13 ,  H01L23/4985 ,  H01L23/5389 ,  H01L23/562 ,  H01L24/80 ,  H01L24/81 ,  H01L24/83 ,  H01L24/92 ,  H01L25/0655 ,  H01L25/50 ,  H01L2224/0401 ,  H01L2224/05571 ,  H01L2224/08238 ,  H01L2224/1134 ,  H01L2224/16237 ,  H01L2224/2919 ,  H01L2224/32237 ,  H01L2224/32238 ,  H01L2224/73204 ,  H01L2224/80006 ,  H01L2224/80007 ,  H01L2224/80201 ,  H01L2224/80903 ,  H01L2224/81005 ,  H01L2224/81007 ,  H01L2224/81191 ,  H01L2224/81201 ,  H01L2224/81385 ,  H01L2224/81801 ,  H01L2224/81903 ,  H01L2224/83005 ,  H01L2224/83007 ,  H01L2224/83192 ,  H01L2224/83201 ,  H01L2224/83385 ,  H01L2224/8385 ,  H01L2224/90 ,  H01L2224/9211 ,  H01L2924/00014 ,  H01L2924/01057 ,  H01L2924/01058 ,  H01L2924/0665 ,  H01L2924/12041 ,  H01L2924/12042 ,  H05K1/0281 ,  H05K1/038 ,  H05K1/189 ,  H05K2201/10545 ,  H05K2201/10674 ,  H05K2203/0108 ,  Y10T29/4913 ,  H01L2924/00 ,  H01L2224/05552

Abstract: A substrate provided with an electrically conducting wire coated with an electrically insulating material is impregnated with a polymerizable material. A reception area for a chip is formed on a surface of the substrate by means of deformation. The housing area is stiffened using the polymerizable material. The chip is disposed in the reception area and an electrical connection area of the chip is connected electrically to the electrically conducting wire of the substrate.

Abstract translation: 设置有涂覆有电绝缘材料的导电线的基板用可聚合材料浸渍。 通过变形在基板的表面上形成用于芯片的接收区域。 使用可聚合材料使住房区域变硬。 芯片设置在接收区域中，并且芯片的电连接区域电连接到基板的导电线。

公开(公告)号：US20120032296A1

公开(公告)日：2012-02-09

申请号：US13091204

申请日：2011-04-21

Applicant: Naoki Kosaka ,  Hirotaka Amasuga ,  Kou Kanaya

Inventor： Naoki Kosaka ,  Hirotaka Amasuga ,  Kou Kanaya

IPC: H01L23/48 ,  H01L21/50

CPC classification number: H01L24/80 ,  H01L21/6835 ,  H01L23/49833 ,  H01L24/11 ,  H01L24/13 ,  H01L24/16 ,  H01L24/27 ,  H01L24/29 ,  H01L24/32 ,  H01L24/81 ,  H01L24/83 ,  H01L24/94 ,  H01L25/0657 ,  H01L25/50 ,  H01L29/2003 ,  H01L29/7322 ,  H01L2221/6835 ,  H01L2221/68381 ,  H01L2224/1146 ,  H01L2224/11831 ,  H01L2224/11845 ,  H01L2224/13144 ,  H01L2224/16225 ,  H01L2224/274 ,  H01L2224/27831 ,  H01L2224/27845 ,  H01L2224/29011 ,  H01L2224/291 ,  H01L2224/29101 ,  H01L2224/2919 ,  H01L2224/32225 ,  H01L2224/8001 ,  H01L2224/80013 ,  H01L2224/80123 ,  H01L2224/80129 ,  H01L2224/8013 ,  H01L2224/80132 ,  H01L2224/80201 ,  H01L2224/80203 ,  H01L2224/80895 ,  H01L2224/81191 ,  H01L2224/83191 ,  H01L2225/06513 ,  H01L2225/06551 ,  H01L2924/01005 ,  H01L2924/01006 ,  H01L2924/01033 ,  H01L2924/01068 ,  H01L2924/01079 ,  H01L2924/01082 ,  H01L2924/0132 ,  H01L2924/014 ,  H01L2924/10329 ,  H01L2924/1305 ,  H01L2924/14 ,  H01L2924/1423 ,  H05K1/14 ,  H05K2201/047 ,  H05K2201/10515 ,  H01L2924/00014 ,  H01L2924/00 ,  H01L2924/01014 ,  H01L2924/01015 ,  H01L2924/01049 ,  H01L2924/01031

Abstract: A semiconductor circuit substrate includes a transistor-forming substrate and a circuit-forming substrate. The transistor-forming substrate is a GaN substrate and has a Bipolar Junction Transistor (BJT) located in its top surface. The bottom surface of the transistor-forming substrate is flat and has contact regions. The circuit-forming substrate is a material other than a compound semiconductor and has no semiconductor active elements. The circuit-forming substrate has a flat top surface, contact regions buried in and exposed at the top surface, and passive circuits. The transistor-forming substrate and the circuit-forming substrate are directly bonded together without any intervening film, such as an insulating film.

Abstract translation: 半导体电路基板包括晶体管形成基板和电路形成基板。 晶体管形成衬底是GaN衬底并且具有位于其顶表面中的双极结晶体管（BJT）。 晶体管形成基板的底表面是平坦的并且具有接触区域。 电路形成用基板是化合物半导体以外的材料，不具有半导体活性元素。 电路形成基板具有平坦的顶表面，埋入并暴露在顶表面的接触区域和无源电路。 晶体管形成基板和电路形成基板直接接合在一起，而没有任何中间膜，例如绝缘膜。

公开(公告)号：WO2017052652A1

公开(公告)日：2017-03-30

申请号：PCT/US2015/052475

申请日：2015-09-25

Applicant: INTEL CORPORATION

Inventor： JUN, Kimin ,  MUELLER, Brennen ,  FISCHER, Paul

IPC: H01L25/065 ,  H01L23/48

CPC classification number: H01L23/48 ,  H01L21/6835 ,  H01L23/5389 ,  H01L24/05 ,  H01L24/08 ,  H01L24/13 ,  H01L24/16 ,  H01L24/17 ,  H01L24/19 ,  H01L24/20 ,  H01L24/24 ,  H01L24/73 ,  H01L24/80 ,  H01L24/81 ,  H01L24/82 ,  H01L24/92 ,  H01L25/0657 ,  H01L25/50 ,  H01L2221/68327 ,  H01L2221/6834 ,  H01L2221/68354 ,  H01L2221/68368 ,  H01L2221/68381 ,  H01L2224/04 ,  H01L2224/05567 ,  H01L2224/08145 ,  H01L2224/13022 ,  H01L2224/131 ,  H01L2224/16145 ,  H01L2224/16147 ,  H01L2224/1703 ,  H01L2224/24146 ,  H01L2224/73201 ,  H01L2224/73209 ,  H01L2224/73251 ,  H01L2224/73259 ,  H01L2224/80006 ,  H01L2224/80099 ,  H01L2224/80201 ,  H01L2224/80203 ,  H01L2224/80213 ,  H01L2224/8083 ,  H01L2224/80895 ,  H01L2224/81005 ,  H01L2224/81099 ,  H01L2224/81191 ,  H01L2224/81201 ,  H01L2224/81203 ,  H01L2224/8121 ,  H01L2224/81815 ,  H01L2224/8183 ,  H01L2224/81895 ,  H01L2224/9212 ,  H01L2224/92124 ,  H01L2224/9222 ,  H01L2224/92224 ,  H01L2225/06513 ,  H01L2225/06517 ,  H01L2225/06524 ,  H01L2225/06527 ,  H01L2225/06541 ,  H01L2225/06568 ,  H01L2924/10157 ,  H01L2924/00014 ,  H01L2224/80 ,  H01L2224/82 ,  H01L2224/19 ,  H01L2224/08 ,  H01L2924/014

Abstract: Hybrid bonding is described for combining one semiconductor die with another. Some embodiments include attaching small dies on a wafer to a temporary carrier, aligning the dies over a plurality of larger host dies on a host wafer using the temporary carrier, applying the small dies against the host dies using the temporary carrier so that a subset of the small dies bond to respective host dies, separating the temporary carrier so that the subset of bonded small dies are attached to a respective host die and the remaining small dies are separated with the temporary carrier, singulating the host dies, and packaging the host dies.

Abstract translation: 描述了用于将一个半导体管芯与另一个半导体管芯组合的混合结合。 一些实施例包括将晶片上的小模具附接到临时载体上，使用临时载体将模具对准主晶片上的多个较大的主模具，使用临时载体将小模具施加到主模具上，使得 小型管芯与相应的主体管芯接合，分离临时载体，使得粘合的小型管芯的子集连接到相应的主管模具上，剩余的小型管芯与临时载体分离，分离主体模具，并将主体模具 。

公开(公告)号：WO2016083332A1

公开(公告)日：2016-06-02

申请号：PCT/EP2015/077424

申请日：2015-11-24

Applicant: IMEC VZW

Inventor： KIM, Soon-Wook ,  PENG, Lan ,  VERDONCK, Patrick ,  MILLER, Robert ,  BEYER, Gerald ,  BEYNE, Eric

IPC: H01L21/60 ,  H01L23/31

CPC classification number: H01L24/83 ,  H01L21/02065 ,  H01L21/02164 ,  H01L21/02167 ,  H01L21/02211 ,  H01L21/02274 ,  H01L21/31053 ,  H01L23/3192 ,  H01L24/03 ,  H01L24/05 ,  H01L24/08 ,  H01L24/32 ,  H01L24/80 ,  H01L25/0657 ,  H01L2224/03452 ,  H01L2224/03462 ,  H01L2224/03616 ,  H01L2224/03845 ,  H01L2224/03848 ,  H01L2224/05568 ,  H01L2224/05573 ,  H01L2224/05576 ,  H01L2224/05686 ,  H01L2224/08121 ,  H01L2224/08145 ,  H01L2224/32501 ,  H01L2224/80097 ,  H01L2224/80201 ,  H01L2224/80357 ,  H01L2224/80895 ,  H01L2224/80896 ,  H01L2224/80948 ,  H01L2224/83031 ,  H01L2224/83047 ,  H01L2224/83048 ,  H01L2224/83359 ,  H01L2924/00012 ,  H01L2924/0504 ,  H01L2924/00014 ,  H01L2924/20106 ,  H01L2924/2011

Abstract: A method for bonding a first semiconductor substrate to a second semiconductor substrate by direct bonding is described. The substrates are both provided on their contact surfaces with a dielectric layer, followed by a CMP step for reducing the roughness of the dielectric layer. Then a layer of SiCN is deposited onto the dielectric layer, followed by a CMP step which reduces the roughness of the SiCN layer to the order of 1 tenth of a nanometre. Then the substrates are subjected to a pre-bond annealing step and then bonded by direct bonding, possibly preceded by one or more pre- treatments of the contact surfaces, and followed by a post- bond annealing step, at a temperature of less than or equal to 250°C. It has been found that the bond strength is excellent, even at the above named annealing temperatures, which are lower than presently known in the art.

Abstract translation: 描述通过直接接合将第一半导体衬底接合到第二半导体衬底的方法。 这些基板都在其接触表面上设置有电介质层，接着是用于减小电介质层粗糙度的CMP步骤。 然后将一层SiCN沉积到介电层上，随后是CMP步骤，其将SiCN层的粗糙度降低到十分之一纳米。 然后将基板进行预结合退火步骤，然后通过直接接合进行粘合，可能之前是接触表面的一个或多个预处理，然后是后接合退火步骤，其温度低于或等于 等于250°C。 已经发现，即使在上述命名的退火温度下，粘合强度也是优异的，其比现有技术中已知的低。

公开(公告)号：WO2013127045A1

公开(公告)日：2013-09-06

申请号：PCT/CN2012/001558

申请日：2012-11-19

Applicant: 江苏物联网研究发展中心

Inventor： 于大全

IPC: H01L23/488 ,  H01L21/603

CPC classification number: H01L24/05 ,  H01L24/08 ,  H01L24/80 ,  H01L2224/0391 ,  H01L2224/05557 ,  H01L2224/05567 ,  H01L2224/05571 ,  H01L2224/05572 ,  H01L2224/08147 ,  H01L2224/80201 ,  H01L2224/80345 ,  H01L2224/80357 ,  H01L2224/80895 ,  H01L2224/80896 ,  H01L2224/80986 ,  H01L2924/00014 ,  H01L2924/14 ,  H01L2924/00012 ,  H01L2224/05552 ,  H01L2924/00

Abstract: 一种用于三维集成混合键合结构及其键合方法，其包括第一衬底（10）;第一衬底（10）上设有与第一衬底（10）电连接的键合互连金属，键合互连金属对应与第一衬底（10）相连的另一端部内陷形成凹腔（31）；第一衬底（10）上在键合互连金属的周围覆盖有第一介电粘附层（20），第一介电粘附层（20）包围键合互连金属且第一介电粘附层（20）的高度低于键合互连金属的边缘高度。第一介电粘附层（20）的高度低于凸点顶部边缘（60）的高度，当在压力作用下键合时，凸点顶部边缘（60）与第二衬底焊盘先键合，能够阻挡介电粘附层进入键合互连金属与焊盘结合的表面，从而能够避免造成断路及可靠性问题；结构紧凑，工艺操作方便。

公开(公告)号：WO2012130730A1

公开(公告)日：2012-10-04

申请号：PCT/EP2012/055119

申请日：2012-03-22

Applicant: SOITEC ,  SADAKA, Mariam ,  RADU, Ionut ,  LANDRU, Didier

Inventor： SADAKA, Mariam ,  RADU, Ionut ,  LANDRU, Didier

IPC: H01L21/60 ,  H01L23/485

CPC classification number: H01L24/03 ,  H01L24/05 ,  H01L24/08 ,  H01L24/80 ,  H01L2224/0312 ,  H01L2224/03466 ,  H01L2224/0381 ,  H01L2224/03845 ,  H01L2224/03848 ,  H01L2224/03901 ,  H01L2224/05022 ,  H01L2224/05073 ,  H01L2224/05147 ,  H01L2224/05551 ,  H01L2224/05557 ,  H01L2224/05558 ,  H01L2224/05562 ,  H01L2224/05567 ,  H01L2224/0557 ,  H01L2224/05571 ,  H01L2224/05573 ,  H01L2224/056 ,  H01L2224/05647 ,  H01L2224/0805 ,  H01L2224/0807 ,  H01L2224/08121 ,  H01L2224/08145 ,  H01L2224/08501 ,  H01L2224/0903 ,  H01L2224/80048 ,  H01L2224/80097 ,  H01L2224/80099 ,  H01L2224/80201 ,  H01L2224/80357 ,  H01L2224/8583 ,  H01L2224/85897 ,  H01L2224/85898 ,  H01L2924/00014 ,  H01L2924/01006 ,  H01L2924/01013 ,  H01L2924/01019 ,  H01L2924/01025 ,  H01L2924/01029 ,  H01L2924/01032 ,  H01L2924/01033 ,  H01L2924/01047 ,  H01L2924/01067 ,  H01L2924/01074 ,  H01L2924/01082 ,  H01L2924/01015 ,  H01L2924/01014 ,  H01L2924/01007 ,  H01L2924/00012 ,  H01L2224/05552

Abstract: Methods of bonding together semiconductor structures include annealing metal of a feature on a semiconductor structure prior to directly bonding the feature to a metal feature of another semiconductor structure to form a bonded metal structure, and annealing the bonded metal structure after the bonding process. The thermal budget of the first annealing process may be at least as high as a thermal budget of a later annealing process. Additional methods involve forming a void in a metal feature, and annealing the metal feature to expand the metal of the feature into the void. Bonded semiconductor structures and intermediate structures are formed using such methods.

Abstract translation: 将半导体结构结合在一起的方法包括在将特征直接接合到另一半导体结构的金属特征之前的半导体结构上的特征的退火金属，以形成接合的金属结构，以及在接合工艺之后使接合的金属结构退火。 第一退火工艺的热预算可以至少等于后续退火工艺的热预算。 附加的方法包括在金属特征中形成空隙，并退火金属特征以将特征的金属扩展到空隙中。 使用这种方法形成结合的半导体结构和中间结构。

公开(公告)号：JP2018093018A

公开(公告)日：2018-06-14

申请号：JP2016233985

申请日：2016-12-01

Applicant: 東京エレクトロン株式会社

Inventor： 大塚 慶崇 ,  中満 孝志 ,  大森 陽介 ,  菅川 賢治

IPC: H01L21/683 ,  B23K20/00 ,  H01L21/02

CPC classification number: H01L24/75 ,  B32B15/01 ,  B32B37/0046 ,  B32B37/10 ,  B32B41/00 ,  B32B2041/04 ,  B32B2457/14 ,  H01L21/187 ,  H01L21/67253 ,  H01L21/67259 ,  H01L21/67742 ,  H01L21/6838 ,  H01L24/80 ,  H01L24/83 ,  H01L2224/7515 ,  H01L2224/753 ,  H01L2224/75302 ,  H01L2224/75305 ,  H01L2224/7531 ,  H01L2224/7555 ,  H01L2224/7565 ,  H01L2224/75744 ,  H01L2224/75745 ,  H01L2224/75901 ,  H01L2224/75981 ,  H01L2224/75986 ,  H01L2224/80009 ,  H01L2224/80201 ,  H01L2224/80894 ,  H01L2224/80908 ,  H01L2224/83009 ,  H01L2224/83201 ,  H01L2224/83894 ,  H01L2224/83908

Abstract: 【課題】基板の接合処理の状態を検査し、当該接合処理を適切に行う。 【解決手段】上ウェハW U と下ウェハW L を接合する接合装置は、下面に上ウェハW U を真空引きして吸着保持する上チャック140と、上チャック140の下方に設けられ、上面に下ウェハW L を真空引きして吸着保持する下チャック141と、上チャック140に設けられ、上ウェハW U の中心部を押圧する押動部材190と、上チャック140に設けられ、上チャック140からの上ウェハW U の離脱を検出する複数のセンサ175と、を有する。 【選択図】図6

公开(公告)号：JPWO2014184988A1

公开(公告)日：2017-02-23

申请号：JP2015516884

申请日：2014-02-19

Applicant: パナソニックIpマネジメント株式会社

Inventor： 達也 可部 ,  秀幸 新井

IPC: H01L21/822 ,  H01L21/3205 ,  H01L21/768 ,  H01L23/522 ,  H01L27/04

CPC classification number: H01L25/0657 ,  H01L21/76898 ,  H01L23/5223 ,  H01L23/5227 ,  H01L24/05 ,  H01L24/08 ,  H01L24/80 ,  H01L27/0688 ,  H01L28/20 ,  H01L28/40 ,  H01L2224/05568 ,  H01L2224/05571 ,  H01L2224/05624 ,  H01L2224/05647 ,  H01L2224/05655 ,  H01L2224/05684 ,  H01L2224/0603 ,  H01L2224/06051 ,  H01L2224/08145 ,  H01L2224/80097 ,  H01L2224/80201 ,  H01L2224/80357 ,  H01L2224/80895 ,  H01L2224/80896 ,  H01L2224/9202 ,  H01L2225/06513 ,  H01L2225/06541 ,  H01L2924/01013 ,  H01L2924/01015 ,  H01L2924/01027 ,  H01L2924/01028 ,  H01L2924/01029 ,  H01L2924/01047 ,  H01L2924/01074 ,  H01L2924/0132 ,  H01L2924/05042 ,  H01L2924/0534 ,  H01L2924/05442 ,  H01L2924/0549 ,  H01L2924/00014 ,  H01L2924/00012

Abstract: 半導体装置は、第1電極132及び第2電極133を含む第1表面層113を有する第1の基板101と、第3電極142及び第4電極143を含む第2表面層123とを有し、第2表面層123を第1表面層113と接するようにして、第1の基板101と直接接合された第2の基板102と、第2電極133と第4電極143との間に設けられた機能性膜103とを備えている。第1電極132と第3電極142とは互いに接して接合されており、第2電極133、機能性膜103及び第4電極143により受動素子が構成されている。

Abstract translation: 该半导体器件包括：第一基板具有包括第一电极132和第二电极133的第一表面层113 101，以及包括第三电极142的第二表面层123和第四电极143， 的第二表面层123，从而与所述第一表面层113，其被直接接合到第一基板101的第二基板102接触，第二电极133和第四电极之间提供143 和功能膜103。 在第一电极132和第三电极142在相互接触连接时，所述无源元件被第二电极133，功能层103和第四电极143构成。

公开(公告)号：JP2012038951A

公开(公告)日：2012-02-23

申请号：JP2010178431

申请日：2010-08-09

Applicant: Mitsubishi Electric Corp ,  三菱電機株式会社

Inventor： KOSAKA NAOKI ,  AMASUGA HIROTAKA ,  KANETANI YASUSHI

IPC: H01L27/00 ,  H01L21/331 ,  H01L21/822 ,  H01L23/12 ,  H01L25/10 ,  H01L25/11 ,  H01L25/18 ,  H01L27/04 ,  H01L29/737

CPC classification number: H01L24/80 ,  H01L21/6835 ,  H01L23/49833 ,  H01L24/11 ,  H01L24/13 ,  H01L24/16 ,  H01L24/27 ,  H01L24/29 ,  H01L24/32 ,  H01L24/81 ,  H01L24/83 ,  H01L24/94 ,  H01L25/0657 ,  H01L25/50 ,  H01L29/2003 ,  H01L29/7322 ,  H01L2221/6835 ,  H01L2221/68381 ,  H01L2224/1146 ,  H01L2224/11831 ,  H01L2224/11845 ,  H01L2224/13144 ,  H01L2224/16225 ,  H01L2224/274 ,  H01L2224/27831 ,  H01L2224/27845 ,  H01L2224/29011 ,  H01L2224/291 ,  H01L2224/29101 ,  H01L2224/2919 ,  H01L2224/32225 ,  H01L2224/8001 ,  H01L2224/80013 ,  H01L2224/80123 ,  H01L2224/80129 ,  H01L2224/8013 ,  H01L2224/80132 ,  H01L2224/80201 ,  H01L2224/80203 ,  H01L2224/80895 ,  H01L2224/81191 ,  H01L2224/83191 ,  H01L2225/06513 ,  H01L2225/06551 ,  H01L2924/01005 ,  H01L2924/01006 ,  H01L2924/01033 ,  H01L2924/01068 ,  H01L2924/01079 ,  H01L2924/01082 ,  H01L2924/0132 ,  H01L2924/014 ,  H01L2924/10329 ,  H01L2924/1305 ,  H01L2924/14 ,  H01L2924/1423 ,  H05K1/14 ,  H05K2201/047 ,  H05K2201/10515 ,  H01L2924/00014 ,  H01L2924/00 ,  H01L2924/01014 ,  H01L2924/01015 ,  H01L2924/01049 ,  H01L2924/01031

Abstract: PROBLEM TO BE SOLVED: To provide a semiconductor circuit board, a manufacturing method thereof, and a semiconductor device, which are capable of obtaining a high-performance semiconductor element using a compound semiconductor while reducing the amount of a compound semiconductor material.SOLUTION: A semiconductor circuit board has a transistor formed substrate 10 and a circuit formed substrate 50. The transistor formed substrate 10 is a GaN substrate, and a BJT40 is formed on its surface. The rear face of the transistor formed substrate 10 is smooth and has a contact region. The circuit formed substrate 50 is composed of a material other than a compound semiconductor, and has no semiconductor active element. The circuit formed substrate 50 has a smooth surface, contact regions 52 and 54 embedded so as to be exposed from the surface, and a passive circuit (not shown). The transistor formed substrate 10 and the circuit formed substrate 50 are directly connected to each other without interposing a film such as an insulating film.

Abstract translation: 解决的问题：提供半导体电路板，其制造方法和半导体器件，其能够在减少化合物半导体材料的量的同时获得使用化合物半导体的高性能半导体元件。 解决方案：半导体电路板具有晶体管形成的衬底10和形成电路的衬底50.晶体管形成的衬底10是GaN衬底，并且在其表面上形成BJT40。 晶体管形成的基板10的背面是平滑的并且具有接触区域。 电路形成的基板50由化合物半导体以外的材料构成，不具有半导体活性元素。 电路形成的基板50具有平滑的表面，嵌入以暴露于表面的接触区域52和54以及无源电路（未示出）。 晶体管形成的基板10和电路形成的基板50彼此直接连接，而不插入诸如绝缘膜的膜。 版权所有（C）2012，JPO＆INPIT